1、-Q/ZX深圳市中興通訊股份有限公司企業標準（設計技術標準）印制電路板設計規范emcM 求實施2005-07-29 發布深圳市中興通訊股份有限公司 發布1 范圍12 規范性引用文件 13 術語和定義 14 標準維護辦法 45 信號完整性(SI )設計要求 45.1 時鐘電路的拓撲選擇5.2 總線SI設計要求 5.3 信號線通用設計要求6 PCB布局設計要求 76.1 通用器件布局要求 6.2 時鐘器件布局6.3 接口器件布局要求 6.4 電源的布局要求 7 PCB布線設計要求 147.1 通用布線設計要求 7.2 時鐘電路的布線 7.3 接口電路的布線 7.4 電源的布線要求 8 電源完整性(

2、PI)設計要求 198.1 疊層設計8.2 信號線的參考平面 8.3 多種電源的分割 8.4 平面的濾波 8.5 接口電路的平面分割 9 PCB后處理設計要求 259.1 屏蔽過孔與邊緣輻射控制 9.2 信號回流路徑檢查 45671111131416171819202022232525259.3 走線優化、乙刖 百為了提高產品的EMC計水平，在單板信號分析及 PC酸計階段，解決各種PCB設計過 程中由于信號完整性、 電源完整性引發的 EMC'可題，確保單板EMC計質量，進而保證系統 的EMCW可靠性滿足設計要求，特編制本標準。本標準用于單板的信號分析與 PCB設計過程 中，是信號分析工

3、程師、互連設計工程師，在單板的 EMCH十中的參照標準，也是 PCB可靠 性工程師完成PCB設計檢查及硬件工程師、可靠性工程師完成 PCB可靠性評審的依據。本標準由“ EMCB真的應用與推廣團隊”提出，技術中心技術管理部歸口。本標準適用于中興通訊公司范圍內，應用在單板硬件 EDA一設計流程中，是一個強制性標準。本規范起草部門：康訊研究所 EDA設計部本規范主要起草人：雙琳娜、虞學犬、唐星海、朱順臨主要評審人員：高云航、熊英、龐健、李軍、田昊、王阿明、李連廷、俞延風、唐果、 賈威等本標準于2005年8月首次發布。IZTE中共EDA設計部內部試用版本 印刷電路板設計規范一一EMCM求1范圍本標準規

4、定了公司產品在信號分析與PCB設計階段的EMC計。本標準適用于EMG目關的需求分析人員、系統設計人員、詳細設計人員和評審人員。2規范性引用文件在下面所引用的文件中，對于企業標準部分沒有寫出年代號，使用時應以網上發布的最新標準為有效版本。Q/ZX 23.020.3可靠性設計要求 EMCC計20050715印制電路板設方t規范 EDA設計部PCB Check List3術語和定義下列術語和定義適用于本標準。3.1 電磁環境 electromagnetic environment存在于給定場所的所有電磁現象的總和。3.2 電磁干擾 electromagnetic interference (EMI)

5、電磁騷擾引起的設備、傳輸通道或系統性能的下降。PCB的EMI指PCB發出的雜散能量或外部進入電路板的雜散能量， 它包括：傳導型(低頻)EMI、輻射型(高頻)EMI、ESD保電放 電)或雷電引起的EMI。傳導型和輻射型 EMI具有差模和共模表現形式。3.3 電磁兼容性 electromagnetic compatibility (EMC)設備或系統在其電磁環境中能正常工作，且不對該環境中任何事物構成不能承受的電磁騷擾的能力。3.4 傳輸線(Transmission )傳輸線是指任一信號的連線及其到地或到電源的回路。3.5 反射(Reflection )傳輸線上的反射是一種“回音”。當信號的能量沿

6、傳輸線傳送時，由于阻抗的不匹配， 有部分能量返回。3.6 信號完II性(Signal Integrity )信號完整性是指傳輸系統在信號的傳輸過程中保持信號的時域和頻域特性的能力。信號具有好的信號完整性指信號能夠按照時序要求定時到達，同時具有較好的信號質量（波形）。3.7 PCB寄生參數PCB上的每一條布線及其返回路徑可以用三個基本模型來描述，即電阻、電容和電感。在EMI和阻抗控制中，電容和電感的作用很大。3.8 阻抗導線和回路之間的阻抗以及一對電源回路之間的阻抗，是導線及其回路或電源回路之間電感和電容的函數，阻抗 Zo等于L/C的平方根。3.9 回流路徑每個電路都存在一個閉環回路，當電流從一

7、個器件流入另一個器件，在導線上就會產生大小相同的回流，從而構成閉合回路。在PCB上，當信號流過導線，如果信號頻率低（最多幾百Hz）,回路電流就會沿著阻抗最小的路徑，通常是最短且/或最寬的路徑，流回到發送信號的器件。一旦信號頻率超過幾百kHz（但還在低頻范圍內），回流信號就會與信號源發送的信號產生電場和磁場的耦合作用。3.10 旁路電容產生一個交流分路，從而消去進入易感區的那些不需要的能量。通常鋁電解電容和鋰電容比較適合作旁路電容，其電容值取決于PCB板上的瞬態電流需求，一般在 10至470 范圍內。3.11 去耦電容提供一個局部的直流電源給有源器件，以減少開關噪聲在板上的傳播和將噪聲引導到 地

8、。3.12 過沖（Overshoot ）超出穩態電壓的絕對擺動電壓值。如果這個電壓值超出接收端的輸入電壓范圍，有可能會損壞器件。3.13 噪聲 Noise線路或系統中，除所用信號之外的所有電磁信號或能量。通常噪聲無法完全去除，僅能將之減弱，使之產生的干擾最小。3.14 接地 Grounding接地提供一個等電位的點或面，使系統或線路有一參考電壓，而此等電位的點或面并不一定是地電位。若該等電位的點或面經由一低阻抗的通路而與大地相連，則稱為地電位（Earth Potential ）。接地是為了在電路和某些基準點之間建立良好的電氣通路，為所有的 信號提供一個公共的參考電平，以及防止因設備帶電對人員造

9、成電擊危害。對設備產生干擾深圳市中興康訊電子有限公司內部資料不得外傳3ZU中興EDA設計部內部試用版本與危害。3.15 工作地 Signal Grounding系統內電路電源的電流回路地，即信號回路的電位基準點， 通?？煞譃閿底值嘏c模擬地。3.16 濾波 Filtering濾波就是讓需要的信號順利通過，而阻止其它不需要的信號進入線路、裝備或系統中。3.17 靜電放電 electrostatic discharge （ ESD具有不同靜電電位的物體在接近或通過直接接觸時，發生的電荷轉移。3.18 3W原則3W原則是指兩根印制線的中心距大于等于3倍印制線的寬度時，即線間距是 2倍線的寬度，可以有效

10、地減少信號之間的耦合，使信號有較“干凈”的回流路徑。3.19 耦合電路間的相互作用，在電路間傳遞能量。3.20 串擾串擾是信號線間的耦合，由互感和互容引起的線上噪聲。3.21 差模輻射差模輻射是由閉合環路中的電流（即所謂差模電流）引起的，輻射的強度與環的面積、電流的大小及頻率的平方成正比。3.22 共模輻射共模輻射是由寄生效應，如地線層、電源層或電纜上的感應電流（即所謂共模電流）引起的，共模輻射與一個單極天線類似，輻射的強度與單位線長中的電流和頻率有關，但對方向不敏感。3.23 EM取驗標準依據CISPR22及EN55022標準，設備分兩個等級：Class A 和Class B , Class

11、 A 用于工業或商業環境，Class B用于家用居住環境。每一種等級都有傳導發射和輻射發射限制值。等級頻率范圍（MHz ）限值Class A傳導發射0.15 - 0.579 dBuV準峰值66 dBuV平均值0.5 - 3073 dBuV準峰值60 dBuV平均值輻射發射30 -23040 dBuV/m 10 m 準峰值230 -100047 dBuV/m 10 m 準峰值Class B傳導發射0.15 - 0.56656 dBuV準峰值5646 dBuV平均值0.5 - 556 dBuV準峰值46 dBuV平均值5 - 3060 dBuV準峰值50 dBuV平均值輻射發射30 -23030

12、dBuV/m 10 m 準峰值230 -100037 dBuV/m 10 m 準峰值對于輻射發射，如果用3m場法測試，則在相應值上加10 dBuV/m4標準維護辦法本標準根據設計經驗累積、技術不斷更新擴充等相關因素，不定期進行修訂，并與公司印制電路板設計相關規范同步更新。5信號完整性（SI）設計要求1.1 時鐘電路的拓撲選擇當驅動端、傳輸線和接收端的阻抗不一致時，會引起傳輸信號的反射和阻尼振蕩，這些過剩的射頻能量會輻射或影響到電路的其它部分，引起EMI問題。對信號進行端接匹配有助于減少這些負面效應。1.1.1 源端匹配? 在進行源端匹配時，匹配電阻應盡量靠近驅動端放置，點對點的拓撲結構缺省值為

13、47Q,如圖1所示。在系統的EMC計中，可以在兼顧時序和信號完整性的前提下， 通過板級SI和時序仿真，掃描并選擇合適的阻值最大限度地對時鐘信號進行限流 限壓，從而最大程度地減小時鐘信號的電磁輻射。圖1:源端匹配為了減少時鐘信號輻射的高頻能量，可以采取一些簡單的阻容低通濾波措施來降緩時鐘沿。如圖2所示，R1與R2的缺省值為22Q, C1的缺省值為15pf。同樣的, 針對具體情況也需要通過仿真分析來確定阻容的數值。深圳市中興康訊電子有限公司內部資料不得外傳5ZTE中共EDA設計部內部試用版本 圖2:源端匹配+電容濾波點到兩點可采用如圖 3所示的低通濾波結構。電阻值缺省為18電容缺省值為15pf。在

14、具體應用中，最好通過仿真掃描在兼顧時序和信號完整性的情況下確定阻值和容值。深圳市中興康訊電子有限公司內部資料不得外傳71.1.2 終端上下拉匹配在對相位沒有嚴格要求的情況下，一拖三以上的結構可以采用終端上下拉匹配的端接方式以改善信號完整性，如圖 4所示。VCCD GNDR21.2 總線SI設計要求1.2.1 芯片選擇對于不可編程的芯片對于可編程的總線輸出芯片，建議通過軟件編程控制邊沿的斜率。可采用與時鐘信號類似的辦法，雖然給每根總線都并電容的可能性不大，但通過增大驅動輸出的阻抗同樣可以降緩信號的上升沿和過沖。1.2.2 端接匹配? SSRAM SDRA咻存儲器驅動能力較強，容易形成較大過沖，長

15、期工作容易損壞接 收器件并產生嚴重 EMI問題。可以通過提取拓撲仿真以采取適當的匹配措施，或者直接在數據的輸入輸出端串接電阻降低信號幅值，解決存儲器與控制器之間的過沖問題。在內存芯片附近應加匹配電阻，點對點拓撲情況下阻值缺省為47Q,與源端芯片的距離小于 600mil ,如圖5所示。圖 5: SSRAM/SDRAM端匹配?非內存芯片端的匹配電阻是否需要應由仿真決定。1.2.3 驅動設計?盡量選用驅動能力小的器件，否則會有能量過剩的問題，需要采取一些措施去消耗這些能量，如：串加阻尼電阻等。?對于驅動能力可編程的芯片應該選擇合適的驅動能力，? 一般PCI總線如果所帶負載很少，PCI驅動能力會過剩，

16、導致信號過沖較大，可在總線上串接一個電阻。?異步總線的驅動應盡量采用慢速、小電流驅動器。1.3 信號線通用設計要求1.3.1 點到點拓撲結構的信號線設計?低速芯片互連或互連很短時，可不用匹配；?高速芯片互連盡量采用芯片內部的匹配電阻；?采用源端匹配時，外部匹配電阻阻值缺省為33Q;1.3.2 點到兩點拓撲結構的信號線設計?在點到兩點的拓撲結構中，若兩個負載在物理上靠得很近，可以把它們當作一個來處理，方法采用前節所述的匹配措施來抑制信號的過沖。當負載的物理位置相距較遠時，應該采取圖 6和圖7所示的方法進行設計，圖中阻值和溶值可通過SI和時序仿真確定。33-47ohm33-47ohm33-47oh

17、m33-47ohmo圖6:驅動到負載等長圖7:驅動到負載不等長1.3.3 點到多點拓撲結構的信號線設計在點到多點拓撲結構中，通常采用的拓撲結構有星型結構和菊花鏈結構。在設計中要求遵循以下幾點原則：缺省拓撲結構采用菊花鏈形式；重要器件應放在菊花鏈末端；布線的STU而盡量??；強驅動器件應有源端匹配電阻。圖8:菊花鏈拓撲6 PCB局設計要求6.1 通用器件布局要求數字電路應該根據速率高、中、低速、 I/O電路分區布局，如圖 9所示，避免高速 電路噪聲通過接口向外輻射。高速電路（如大規模集成電路）中速電路（如數字控制電路）低速電路（如低頻模擬電路）圖9:分區布局ZTI中興EDA設計部內部試用版本 高速

18、電路和敏感電路應盡量遠離PCB邊緣。高速電路和敏感電路之間的布局盡量隔離，以減少高頻電路對敏感電路的干擾。高速總線信號的過沖和振鈴會產生比較嚴重的EMC'可題，需要通過SI仿真采取適當的匹配措施加以抑制。將PC的區應為獨立的模擬部分和數字部分，如圖10所示。數字電路通過平面對模擬電路的干擾較強。Id k-Id *(a)不正確(b)正確圖10：數?；旌想娐贩謪^布局合適的元器件布局應考慮信號流的走向，弱信號、強信號、數字信號應有序排布。A/D轉換器跨模數分區放置。應注意 A/D的模擬地和數字地的交流壓差不能大。在A/D之下是模擬地和數字地相連的最佳位置之一，如圖11所示。模擬地沒有跨越地間

19、隙的布線n n rin n n 口 ADC/DACU UJJ u uu數字地圖11:數模轉換器連接數模分區源端串阻應盡量放在靠近驅動器件位置；終端端接器件應盡量放在靠近接收器件位置。去耦電容的擺放要盡量靠近芯片的電源管腳，如圖12所示。深圳市中興康訊電子有限公司內部資料不得外傳11-H- L_U心片IIIIIIIIIIIIIIIIIIII(a)最佳(b)次之圖12:去耦電容的擺放位置信號線以不同電平的平面作為參考平面，如圖13,當跨越平面分割區域時，參考平面間的續流電容必須靠近信號的走線區域。驅動器A 跨接電容2.5V3.3V1.8V跨接電容接收器A-H- L_U心片14。R = R&

20、cer<erL = Lead Irriuctaru應最小化連線的電感 . 二一L L圖13:跨接電容的位置芯片的保護電路應盡可能靠近被保護的芯片放置，如圖圖14:芯片的保護電路放置15。I/O濾波器與變壓器應該盡量靠近與其相連的連接器放置，如圖如果分區的數字電路與模擬電路之間有少量信號線相聯系，則應在其分割開的數字地與模擬地之間搭橋，實現二地的單點連接，橋的位置應在信號線的下方，應保證所有信號線在跨越二區時都從橋的上面走線，如圖16。模擬地數字地j圖16:模擬地與數字地通過橋連接如果分區的數字電路與模擬電路之間有很多信號線相聯系，且這些信號線很難集中走線，則數字地與模擬地之間不應進行分割

21、，二地為一個完整的地層。布線時除了聯接二區的信號線可以跨區外，各區內部的信號線嚴禁跨區走線。ZTE中共EDA設計部內部試用版本 6.2 時鐘器件布局? 晶振、晶體以及相關電路應盡量布置在PCB的中間，不要靠近I/O接口或板邊。? 時鐘電路要遠離敏感器件布局。? 時鐘源的濾波電路盡可能的靠近振蕩器的電源輸入引腳，以最大程度減小環路電流。? 晶振去耦電容的擺放要靠近芯片的電源管腳，并且電容的電源線和地線所包圍的面積應最小。? 晶體和晶振的布局要注意遠離大功率的元器件、散熱器等發熱的器件。? 晶體和晶振要盡量靠近與其相關聯的IC器件。6.3 接口器件布局要求? 選擇具有良好高頻隔離性能的隔離變壓器。

22、在PCB局時不要破壞隔離變壓器的隔離性能，盡可能不要將隔離變壓器的初、次級線圈布放在同一個地層上，而是分別放在二個分割的地上，如圖17 ,用戶線通常應接保護地。非平衡線壓器圖17:隔離變壓器布局位置用戶線上可采用共模濾波和變壓器隔離，共模電感的位置必須放在收、發端接地點的電路側。用戶線一般不應浮空，PCB上用戶線參考平面接保護地。外接電源端口的一些差模和共模濾波器件在PCB板上布局時要盡量靠近電源端口，以減小外部電源噪聲耦合進板內的機會，同時也可減小 PCB板內耦合出板外的噪聲。圖18中L1C1C2C3C4為電源入口的差模濾波器件，L2為電源入口的共模濾波器件，這些器件均應靠近電源入口放置。U

23、ILI圖18:電源的共模/差模濾波器件網口、電話口等端口信號線上的所加的一些抑制共模噪聲的共模電感在布局時要盡量靠近端口放置，以減小板內噪聲通過端口線纜傳導和輻射出去，同時也可減小外部噪聲通過端口線纜耦合進板內，如圖19所示。圖19:外接端口共模電感布局一些直流電源端口電源和地信號上串加的高頻磁珠盡量靠近端口放置，見圖20。圖20:直流電源端口部分磁珠布局一些高速數字電路一些噪聲較大的器件及電路（如晶振、時鐘驅動、高速處理器、 等）要盡量遠離外接端口放置， 以減小這些器件及電路產生的噪聲通過平面和空間 耦合進端口，再通過端口外接線纜傳導和輻射出去。端口部分的濾波器件要按照信號流向來布局，輸入和

24、濾波后的輸出要盡量遠離, 防止輸入信號噪聲耦合進輸出信號。各個端口之間的布局盡量不要互相交錯，以防止端口之間的互相干擾。6.4電源的布局要求電源部分的布局要按照電源電流的流向來布局,電源輸入輸出要分開，電源布局采深圳市中興康訊電子有限公司內部資料不得外傳15用直線方式布局，盡量不采用迂回布局，以防止電源前后互相干擾。無論是差模濾波電路還是共模濾波電路，電容和電感上的引線要盡量加寬。在滿足熱設計的前提下， 電源部分布局要緊湊， 緊湊的布局可減小連線長度，減小連線上分布參數帶來的不利影響，同時布局緊湊可減小電源環路面積。電源的輸入濾波器布局時盡量靠近電源入口處，如圖21所示。圖21 :電源的輸入濾

25、波布局電源濾波器的輸入及輸出端在布局時要盡量遠離，避免噪聲從輸入端耦合進輸出端。以防止外部噪聲耦合進電電源部分的布局要盡量遠離不相關的強干擾電路及器件,源造成電源的波動。電源的去耦鋰電容，應靠近電壓調整模塊的輸出地位置。22。雷擊浪涌保護器件應該盡可能靠近與其相連的連接器放置，如圖ZR中興EDA設計部內部試用版本 圖22:雷擊浪涌保護器件放置電源的布局要盡量靠近被供電器件，以縮短電源傳輸路徑，減小電源傳輸路徑上分 布參數帶來的不利影響。LDO特別注意。供電LDO盡量靠近被供電器件，對于那些輸出為低電壓的 電源的布局要有利于形成小的電源環路和濾波環路，以減小這些環路對外部的干擾，同時這些小的環路

26、也可減小外部噪聲對電源的干擾。X偵械電源負載出源圖23:電源的電流環路T深圳市中興康訊電子有限公司內部資料不得外傳#7 PCB線設計要求7.1 通用布線設計要求高速信號線要盡量遠離外部接口。高速信號走線要盡量遠離晶振和時鐘芯片o在信號層鋪銅時，鋪銅與信號線之間的間距應大于3H （ H為信號線離參考平面的高度），如圖24所示。Trace3H圖24:走線與銅皮間距邊延觸發的中斷和復位信號上的測試點不應分叉，如圖29所示。高速串行總線（如 SERDE篝GHz以上信號）、百兆/千兆以太網線上的測試點不應ZTE中共EDA設計部內部試用版本 分叉，如圖25。深圳市中興康訊電子有限公司內部資料不得外傳17圖

27、25:關鍵和高速信號線上不允許出現分叉測試點高速信號線不能跨越地平面溝槽布線（如圖26）,以防產生高阻抗回流路徑，增加共模和差模輻射。圖26:高速信號線不允許跨越平面溝槽高速信號布線時要盡量保持良好的回流路徑，可通過在高速信號換層過孔旁添加地 過孔/旁路電容等措施改善信號回流。關鍵信號盡量不要選擇電源平面作為回流平面。關鍵信號不能跨越平面溝槽；檢查器件管腳和過孔的安全避讓，盡量不要有因為過圖27:密集過孔導致平面斷裂（左）孔密集而破壞平面完整，如圖27所示。過孔安全間距過大（右）否則會造成沒有平面隔離的間距很小的相鄰信號層走線必須遵循垂直走線的原則, 線間串擾。嚴格控制高速信號和敏感信號路徑上

28、的stub ,如圖28。ZU中興EDA設計部內部試用版本深圳市中興康訊電子有限公司內部資料不得外傳21圖28：走線Stub? 在電路板的所有層中，數字信號只能在電路板的數字部分布線。? 在電路板的所有層中，模擬信號只能在電路板的模擬部分布線。? PCB的邊緣盡量不要有走線，高速信號線和敏感的信號線應該遠離PC時的邊緣。? 靠近面板等易受 ESD響的區域，盡量在內層走線。7.2 時鐘電路的布線? 在時鐘電路附近或者通過時鐘區域處、時鐘晶體附近或下面盡量不要布其它高速信號線。如圖29所示，避免信號間產生容性和感性耦合。 圖29:禁止在時鐘下方布其它信號線時鐘信號和其它信號的間距應盡量加大。時鐘信號

29、盡量走內層，并以地層為參考平面。時鐘信號上不允許有分叉的測試點。晶振與晶體的表層應鋪地網絡銅皮，在該地網絡銅皮上應多打地過孔與地平面相連。對于頂層和底層時鐘線，應避免1/4波長的走線。時鐘線應盡量保持良好的回流路徑?？赏ㄟ^在時鐘信號換層過孔旁放置地過孔電容等措施去改善時鐘信號的回流。圖30:時鐘線換層的處理? 時鐘信號等高速信號網絡，在多層PCBt線時如果產生了圖 31所示的閉環和圖32 所示的開環，這樣的閉環和開環都會產生天線效應，從而增加EMI的輻射強度，在設計中都要注意避免。圖31:閉環圖32:開環7.3 接口電路的布線?端口濾波器件到端口之間的連線要盡量短，如圖 33所示。共楞膽信號M

30、河口的匪段圖33:濾波器件與端口之間的連線端口部分的信號線盡量布在內層，以防止空間噪聲耦合到端口信號線上，再通過端口外接線纜傳導和輻射出去。各個端口之間信號線在布線時不要互相交錯，以防止端口之間噪聲的互相干擾。濾波器件（電路）輸入和輸出信號不要交錯在一起，圖34中輸入輸出互相交錯的情況應該避免，以防止輸入信號的噪聲干擾輸出信號。圖34 :輸入輸出信號相交錯與端口不相關的高壓、 大電流和高速數字信號要遠離端口布線，以減小這些信號產生的噪聲通過平面和空間耦合進端口。PCB 上的用戶線盡量遠離高速線或時鐘線，嚴禁與相鄰的高速線或時鐘線長距離平行走線。7.4 電源的布線要求對于電源的功率部分布線要盡量

31、粗短（如圖35中紅線部分），可以用敷銅替代布線，以減小布線上分布參數帶來的不利影響。圖35:電源功率部分走線電源部分布線時要盡量減小高電壓大電流回路特別是續流二極管、續流MOST的電壓跳變端所包圍的環流面積； 要盡量保持電源電路中一些易產生高次諧波的整流、功率開關ZTE中共EDA設計部內部試用版本 等器件濾波、吸收回路的最小化，如圖 36。均率管的組咨吸收 電路環路整流或線流 二極管的吸 收電路抗路深圳市中興康訊電子有限公司內部資料不得外傳23圖36:濾波/吸收的環流面積如圖37所示的電源濾波器,L1、L2、Cx （Cx1、Cx2）用來抑制差模噪聲,L、Cy(Cy1、Cy2）用來抑制共模噪聲。

32、L2差摸流波電容C工和共模泳波電客Cjr組成的電源謔微器圖37:電源濾波器Cx要如圖38 一樣保持在對圖37所示的電源濾波器布線時，抑制差模噪聲的差模電容到主干電源、地線的引線盡量短，以減小引線電感帶來的負面影響；抑制共模噪聲的共模電容Cy到地的引線要盡量保持粗短，以減小引線電感帶來負面影響，如圖39。（a）:不正確圖38:差模電容Cx的布線方法Cy_x_地線短且適當加粗圖39:共模電容Cy的布線方法8電源完整性（PI）設計要求8.1 疊層設計疊層是PCB的EMCH十中關鍵的一環，在設計疊層時必須考慮布線分配和電源分割。? 疊層必須保證高速信號阻抗可控制在預期的阻抗要求范圍內，同時通過阻抗控制

33、保證各信號層阻抗的連續性， 以消除因阻抗不連續產生信號反射帶來的過沖和振鈴對系統EMC不利的影響。? 盡量使電源層有緊耦合的參考地平面，以保證電源平面的低阻抗特性和地對電源噪聲的耦合吸收，電源、地層間距不應大于10mil ,通常應小于5mil。? 信號層盡量以地平面為參考平面，在PCB的EMCS計中以地平面為參考優于電源平面。? 在各層間厚度設置時，盡量做到以下幾點：? 盡量使信號層緊耦合參考的平面層，以減小信號回流面積和加強平面層對信號層噪聲的耦合吸收。? 盡量使相鄰的電源層和地層緊耦合以改善電源層阻抗特性。? 如有相鄰的信號層，除了正交布線規則外， 要盡量拉大兩相鄰信號層之間的間距以 盡量

34、減小兩相鄰信號層之間的噪聲互擾。? 在疊層安排上要盡量避免有相鄰的兩個電源層，尤其是電壓差別較大的兩個電源層，以防止相鄰兩個電源層噪聲的互相耦合導致低電壓器件工作不穩定；如不可避免有相鄰的兩個電源層，要盡量拉大兩個電源層間的間距。8.2 信號線的參考平面信號線的參考平面包括電源平面和地平面。地平面能夠對信號層和電源層產生的噪聲加以隔離、屏蔽和吸收，充分的利用地平面的這些特性可以有效地改善系統的EMC同時還要關注電源平面的諧振和阻抗。? 盡量保證參考平面的完整性，參考平面的完整性能保證信號層良好回流路徑，同時可有效降低參考平面的阻抗。? 盡量保證參考平面尤其電源參考平面的低阻抗特性，參考平面的低

35、阻抗可通過在PCB上加旁路電容和調整疊層等加以改善，在可能的情況下可通過PI仿真來解決。? 盡量抑制參考平面在系統工作頻率范圍內的諧振，抑制參考平面的諧振也可通過在PCB上加旁路電容和調整疊層等加以改善，在可能的情況下可通過PI仿真來解決。8.3 多種電源的分割? 對于PCB上小范圍內用到的電源如某個IC芯片的核心工作電壓，盡量在信號層上敷銅加以解決以保證電源層的完整性，如圖40。但要盡量避免在表層敷電源銅皮，以防止電源不干凈帶來噪聲輻射。ZTE中共EDA設計部內部試用版本 圖40:某BGAK心電壓通過信號層敷銅加以解決對于平面的分割寬度，電壓大于12V時，分隔寬度可加大至 50mil ,反之

36、，可選2030mil。對于模擬電源和數字電源的分割寬度需適當加大，以防止數字電源對模擬電源的噪聲干擾。較少節點的電源網絡應該盡量在走線層完成（最好采用鋪銅皮方式），對于長度較長地電源網絡，必須加一些濾波電容。分割后的電源平面要盡量保持規則，不規則的分割形狀易造成平面的諧振和電源阻抗的增大，見如41,電源地平面上應盡量避免有細長條及啞鈴形分割。不規則的分割P工仿真結果圖41:某BGAK心電壓在電源平面層上的不規則分割及PI仿真結果如有不規則電源分割如圖41,需要注意電流通道是否能承載所需要的電流，在保證能承載所需電流的前提下對于那些窄的瓶頸需要盡量加寬。? 相鄰層不同的電源平面要避免交疊放置，以

37、防止噪聲的互擾。? 在平面層分割時要注意：不要將沒有聯系的平面之間形成交疊，模擬電源和模擬地;數字電源和數字地，兩者要嚴格分開，不要在平面上存在容性耦合，見圖42。數字電源模擬電源.數字地C17模擬地圖42:平面層交疊?電源的分割區域要正確， 模擬電源區域上要避免有數字信號和數字器件，數字電源區域上要避免有模擬信號和模擬器件，以防止噪聲的互擾。?如有信號層以分割的電源平面為參考平面，電源平面分割時需考慮信號的回流，盡量避免多信號跨越分割平面，如不可避免，要適當以電容搭接形成信號回流通道。8.4 平面的濾波8.4.1 電源地平面阻抗控制?電源平面盡量與地平面緊耦合并成對。?采用兩個電源平面時應確

38、保它們都有地平面相鄰。?工作頻率大于500MHz的芯片，應主要依靠平面電容濾波，并采用組合電容濾波?？傮w濾波效果應通過電源完整性仿真確定。?嚴格控制平面去耦電容的安裝電感，如圖 43所示，包括：加寬電容引線與加大電容過孔，選用適當的引線方式。圖43:推薦電容引線?在使用電源完整性(PI)仿真電源平面的阻抗時，要求電源地阻抗控制在目標阻抗以下。8.4.2 高速器件的去耦?在高速器件的電源管腳處應該放置去耦/旁路電容。?為防止高速器件的同步開關噪聲帶來的地彈，在高速器件的電源管腳附近必須放置12個儲能電容。?芯片上的電源、地引出線從焊盤引出后就近接電源、地平面，線寬 0.2mm (8mil ),盡量做到0.25mm (10mil )。?高速器件應該采用電容組合去耦，缺省電容組合有：0.1uf、0.01uf、1000pf。? 高速器件的去耦電容應選用 ESL小，ESR當的電容，如：X7R NPOo8.5 接口電路的平面分割出于雷擊浪涌和靜電等可靠性試驗方面的要求，PCB7卜接端口部分的平面基本上都作為保護地，所以接口的平面分割主要指的是保護地與工作地及電源平面的分割，分割的目的是防止工作地及