1、課 程 設 計 課程名稱 數字電子技術課程設計 題目名稱 功能數字鐘的電路設計 學生學院 物理與光電工程學院 專業班級 電子科學與技術 14級4班 學 號 _ 學生姓名 _ 目錄1.設計題目：功能數字鐘的電路設計12.設計任務和要求12.1設計任務與要求13.原理電路和程序設計13.1方案比較23.1.1 振蕩器方案比較23.1.2 計數器方案比較33.1.3 譯碼器方案比較33.1.4 整點報時電路方案比較33.2單元電路設計33.2.1 時鐘源單元電路設計33.2.2 計數器單元電路設計43.2.3譯碼單元電路設計73.2.4 校時單元電路設計83.2.5 整點報時單元電路設計93.2.6

2、 鬧鐘功能單元電路設計94. 電路和程序調試過程與結果104.1 仿真調試過程與結果104.2 電路調試過程與結果115. 總結125.1 設計的優點和不足125.2 改進方案125.3 心得體會126. 附件136.1 元件清單136.2實物圖146.3 電路總圖（不包括鬧鐘電路）156.4 IC芯片引腳圖166.5 參考文獻171設計題目：功能數字鐘的電路設計數字鐘是采用數字電路實現“時”，“分”，“秒”數字顯示的計時裝置。鐘表的數字化在提高報時精度的同時，也大大擴展了它的功能，諸如定時自動報警、按時自動打鈴、時間程序自動控制、定時廣播、定時啟閉路燈等。因此，研究數字鐘及擴大其應用，有著非

3、常現實的意義。2.設計任務和要求2.1設計任務和要求1）時鐘顯示功能，能夠以十進制顯示“時”、“分”、“秒”。2）具有校準時、分的功能。3）整點自動報時，在整點時，便自動發出鳴叫聲，時長1s。選做：4）鬧鐘功能，可按設定的時間鬧時。2.2 設計目的1) 掌握數字鐘的設計、組裝與調試方法。2）熟悉集成電路的使用方法3.原理電路和程序設計 數字鐘是一個將“ 時”，“分”，“秒”顯示于人的視覺器官的計時裝置。一個具有計時、校時、報時、顯示等基本功能的數字鐘主要由振蕩器、分頻器、計數器、譯碼器、顯示器、校時電路、報時電路等七部分組成。石英晶體振蕩器產生的信號經過分頻器得到秒脈沖，秒脈沖送入計

4、數器計數，計數結果通過“時”、“分”、“秒”譯碼器譯碼，并通過顯示器顯示時間。通過校時電路對秒和分進行校準，當分向時進位時，報時電路發出整點報時聲。數字鐘的整機邏輯框圖如下：3.1方案比較3.1.1 振蕩器方案比較 在本設計中，振蕩器是計時器的核心，主要用來產生時間標準信號（也叫時基信號）。數字鐘的精確主要取決于時間標準信號的頻率及穩定度。時鐘源（秒脈沖信號）可由555組成的多諧振蕩器構成，如圖3.1.1所示。經過參數計算可將振蕩器做成頻率為1Hz的振蕩信號作為時鐘源，但此方法精度和穩定性均達不到設計要求，所以不用此方案作為信號源。 圖3.1.1 石英晶體振蕩器的特點是振蕩頻率準確、電路結構簡

5、單、頻率易調整。它還具有壓電效應，在晶體某一方向加一電場，則在與此垂直的方向產生機械振動，有了機械振動，就會在相應的垂直面上產生電場，從而使機械振動和電場互為因果，這種循環過程一直持續到晶體的機械強度限制時才達到最后穩定。 一般說來，這種機械振動的振幅較小，振動頻率則是很穩定的。但當外加交變電壓的頻率與晶片固有頻率相等時，機械振動的幅度將急劇增加，這種現象稱為壓電諧振，所以稱為石英晶體振蕩器。它的品質因數Q處于高達10 000500 000的范圍內。其他元件和雜參數對振蕩頻率的影響極微，故頻率穩定度高。利用此點我們將32768的頻率通過4060分頻得到時間間隔是兩秒，在經過D觸發器分頻將其頻率

6、變為1Hz。 石英晶體振蕩器的方案精度高，穩定性好，達到了設計要求，故采用此方案。3.1.2 計數器方案比較在本設計中，只要是十進制或十進制以上的計數器都可以做為秒、分、時計數器。一般使用十進制計數器較簡單，常用的計數器有CD4518、74LS90。本設計使用學習中較為熟悉的74LS90作為計數器。74LS90計數器是一種中規模二五十進制加法計數器，可以構成任意進制的計數器。3.1.3 譯碼器方案比較 本設計需要用7段LED數碼管來顯示時間，因此需要用到BCD碼七段譯碼驅動器。此類譯碼驅動器型號有74LS47（共陽）、74LS48（共陰）、4511（共陰）等驅動器來驅動共陰LED數碼管。本設計

7、使用共陰數碼管，所以相應使用4511七位共陰譯碼器。3.1.4 整點報時電路方案比較該功能可以通過兩種方案實現。一種可以在當分秒顯示為00：00的時候用四輸入的與非門接入由555定時器構成的單穩態電路中。由于僅有分秒輸出此時全為低電平則輸出為高電平，平時輸出為低電平擇可以觸發單穩態電路，使其工作。另一種是直接從有分鐘向時鐘進位的信號端口，即從與非門接出來，直接作為555定時器構成的單穩態電路的2端口。由于第二種方案接法比較簡單。所以選擇第二種。3.2單元電路設計3.2.1 時鐘源單元電路設計 如圖3.1所示，時鐘源由石英晶體振蕩器與CD4060構成。將32768的頻率通過CD4060分頻后變為

8、2Hz，再經過D觸發器進行再次分頻（2分頻），最終得到穩定的1Hz時鐘源。其原理和計算過程是，4060作為14位加法計數器，將32768Hz分頻為2Hz（32768/2e15=2），再經D觸發器二分頻為1Hz的信號。但是后來實物出來得到的頻率較快，所以改用了直接用555定時器觸發，通過修改參數設置了較為穩定的頻率。如圖3.13.2.2 計數器單元電路設計74LS90計數器功能很強，利用脈沖反饋法，適當改變連線、配合門電路就可以靈活構成任意進制的計數器。本設計需要60進制和24進制的計數器，計數器容量皆為兩位數，所以只需要兩片74LS90即可構成。以下為74LS90的芯片資料。真值表： Rese

9、t Inputs復位輸入 輸出 R0(1) R0(2) R9(1) R9(2) QD QC QB QA H H L X L L L L H H X L L L L L X X H H H L  LH X L X L COUNT COUNT COUNT COUNT L X L X L X X L X L L X H=高電平 L=低電平 ×=不定BCD 計數順序（注1） Count 輸出 QD QC QB QA 0 L L L L 1 L L L H 2 L L H L 3 L L H H 4 L H L L 5 L H L H 6 L H H L 7 L H H H 8 H

10、L L L 9 H L L H 進制計數順序（注2） Count 輸出 QA QD QC QB 0 L L L L 1 L L L H 2 L L H L 3 L L H H 4 L H L L 5 H L L L 6 H L L H 7 H L H L 8 H L H H 9 H H L L 注1：對于BCD（十進）計數，輸出QA 連到輸入B 計數注2：對于5-2 進制計數，輸出QD 連到輸入A 計數               圖3.2.1

11、74LS90引腳圖 按照下圖的接法，用兩個74LS90芯片分別構成60進制和24進制計數器。圖3.2.2 60進制計數器圖3.2.3 24進制計數器60進制計數器作為秒計時模塊和分計時模塊，而24進制計數器則作為時計時模塊。3.2.3譯碼單元電路設計譯碼部分使用CD4511芯片作為七段共陰數碼管的譯碼芯片，引腳圖如圖3.2.44511功能介紹：A、B、C、DBCD碼輸入端。QA、QB、QC、QD、QE、QF、QG譯碼輸出端。LT測試輸入端，LT =1時，譯碼輸出全為1。BI消隱輸入端，BI=1時，譯碼輸出全為0。LE鎖定端，LE=1時，譯碼器處于鎖定（保持）狀態，譯碼器輸出保持在LE=0時的數

12、值。當LE=0，LT=0，BI=0時為正常譯碼。CD4511是一個用于驅動共陰極 LED （數碼管）顯示器的 BCD 碼七段碼譯碼器，特點如下：具有BCD轉換、消隱和鎖存控制、七段譯碼及驅動功能的CMOS電路能提供較大的拉電流。可直接驅動LED顯示器。而限流電阻要根據電源電壓來選取，本設計電源電壓5V時使用300的限流電阻。單元電路如圖3.2.5所示。 圖3.2.4 圖3.2.53.2.4 校時單元電路設計作為一個時鐘，要實現其功能，必不可少的就校時電路。要在時鐘計時功能上加上校時功能，對“分”、“小時”進行調整，對校時電路的要求是：在小時校正時不影響分、秒的正常計時，在分校正時不影響秒和小時

13、的正常計時。圖中給出給出一種“時”，“分”校正電路，其中J1時校正開關，J2為分校正開關，其控制功能如圖所示。校時脈沖采用秒脈沖。因為校時電路由組合電路組成，有可能產生抖動現象，電容C1與C2可以消除部分抖動。電路如圖3.2.6所示。圖3.2.6 其中J1為分校正開關，J2為時校正開關。考慮到實際校時問題，校時脈沖采用2Hz脈沖。其中開關J1和J2的功能表如下：J1J2功能11計數10校時01校分3.2.5 整點報時單元電路設計設計任務要求整點報時為響一秒，所以需要用單穩態觸發器構成延時電路，設計如圖3.2.7所示。 圖3.2.7其中555定時器連接成單穩態觸發器，延遲時間Tw 可以通過R1與

14、C2 來控制。Tw=1.1RC，所以R1為91k，C2為10F，Tw約為1s。當有進位脈沖時，555構成的單穩態觸發器延遲1s，蜂鳴器鳴叫1s。3.2.6 鬧鐘功能單元電路設計由于使用數字IC芯片作為邏輯控制，所以鬧鐘功能只能預先設定好指定時間，不然則難以連線。本設計采用14:59作為鬧鐘預設時間，即到達14:59后鬧鐘響起，15:00鬧鐘停止。邏輯電路圖如圖3.2.8圖3.2.8當0輸入端為0,1輸入端為1時，74LS08輸出為1，蜂鳴器報警，8個輸入端，只要有一個輸入端不符合要求，74LS08輸出為0，蜂鳴器不報警。所以本設計鬧鐘連接如下表：1459 0 0 0 1 0 1 0 0 0 1

15、 0 1 1 0 0 1 Qd Qc Qb Qa Qd Qc Qb Qa Qd Qc Qb Qa Qd Qc Qb Qa以上特殊輸出端接到鬧鐘電路相應輸入端即可實現預設時間的鬧鐘功能。4. 電路和程序調試過程與結果4.1 仿真調試過程與結果本設計在mutisim12中進行仿真，在仿真過程中發現該仿真軟件不能對晶振分頻電路進行仿真，所以采用555定時器作為時鐘源進行仿真。仿真軟件中555定時器構成的時鐘源電路工作穩定，但精度不夠，時鐘周期t=991.453ms，其波形圖如圖4.1.1所示。這也說明本設計中應該使用晶振作為時鐘源。譯碼顯示模塊中，如圖 所示，數碼管顯示正常，并無亂碼，計數功能正常，

16、進位功能正常，而且校時電路、整點報時電路、鬧鐘電路皆正常。 圖4.1.1 圖4.1.24.2 電路調試過程與結果本次電路調試的步驟是：（1）在設計原理出來之后，合理地安排每一塊單元電路的位置。（2）逐個單元電路進行調試。在調試秒脈沖信號發生電路、調試報時電路時，仿真，先按照設計圖把電路連接起來，再觀察示波器的波形。 在調試校準電路時，每按一次動觸開關，示波器上產生一個波形，視為工作正常。焊接好電路后，發現6個數碼管中5個出現亂碼，參考那個唯一沒有亂碼，發現亂碼的數碼管并不是譯碼電路的接法問題，而是焊接短路和斷路的問題，所以把亂碼的數碼管重新焊接就沒有出現亂碼。在調試過程中，晶振電路并不穩定，由

17、于555定時器構成的時鐘源比較穩定，所以使用555定時器構成時鐘源作為試驗時鐘源，把整體電路調試好再外接晶振電路，最后整體電路排除故障，調試正常。5. 總結5.1 設計的優點和不足本設計的優點是：1）經過前期的排版，所以即使是使用萬能板也只有少量跳線，盡量做到了電路排版規整，美觀，減少跳線。2）使用晶振作為時鐘源，使得電路的時鐘脈沖非常精確。3）本設計完成了所有設計要求。本設計的缺點是：1）設計時缺乏創新，都是使用自身比較熟悉的數字IC芯片，比如74LS90，CD4511，沒有采取別的數字IC芯片。2）本設計有一些地方不夠人性化，比如鬧鐘功能和整點報時功能都沒有設置關閉按鈕，鬧鐘功能并不能自己

18、設置時間。3）本設計并沒有置零按鈕，所以每次啟動，數碼管都是顯示8。4）數碼管偶爾顯示不穩定。5.2 改進方案 在以后的方案中，嘗試加入其他的設計創新，比如考慮加入其他的數字IC芯片，可以加入鬧鐘和整點報時的關閉按鈕，置零按鈕，使得設計更加人性化；會采用PCB板，學會調試，減少焊接時間和焊接錯誤率，提高準確率，節約成本。5.3 心得體會課程設計是為了讓我們能夠將平時學習的理論知識運用到實際操作中去，將理論和操作教學相結合，提高分析和解決問題的能力，從而使自己的綜合能力得到提高。通過這次的課程設計，讓我了解了設計電路的步驟，和設計數字鐘的原理。第一步要根據設計要求，思考原理和設計方案；第二步根據設計方案設計各個電路的子模塊，計算每一個模塊的參數和要使用的元件；第三步將所有模塊結合起來進行仿真。在整個仿真過程必須仔細認真，而且要有足夠的耐心，需要不厭其煩的進行仿真和修改，直到結果正確。每一次的課程設計對我們來說都是一次難得的鍛煉機會，讓我們能夠充分運用所學的知識，學會如何快速有效的查找相關資料，以及學會自己處理分析電路，設計電路的能力，所以我們應該更加珍