1、2021-12-20第六章第六章 功率集成電路版圖設計功率集成電路版圖設計2021-12-202/62主要內(nèi)容主要內(nèi)容nPIC版圖特點版圖特點n隔離版圖隔離版圖n整體布局整體布局2021-12-203/62功率集成電路版圖特點功率集成電路版圖特點 PIC版圖最大的區(qū)別在于增加功率器件版圖最大的區(qū)別在于增加功率器件2021-12-204/62功率集成電路版圖特點功率集成電路版圖特點 PIC版圖設計時應當綜合考慮器件：版圖設計時應當綜合考慮器件：n終端結(jié)構(gòu)終端結(jié)構(gòu)n大電流大電流n寄生參數(shù)寄生參數(shù)n溫度梯度溫度梯度n噪聲噪聲n閂鎖效應閂鎖效應n隔離等隔離等2021-12-205/62溫度梯度溫度梯度

2、n在所有接觸到的半導體器件和電路中，溫漂效應都是或多或在所有接觸到的半導體器件和電路中，溫漂效應都是或多或 少存在，如溫度升高會引起少存在，如溫度升高會引起Vbe的變化，破壞電流鏡的平衡；的變化，破壞電流鏡的平衡； VDMOS器件具有負溫度系數(shù)器件具有負溫度系數(shù)，溫度升高其電流減小。，溫度升高其電流減小。n在實際版圖布局過程中，不同器件流過電流密度不同，溫度在實際版圖布局過程中，不同器件流過電流密度不同，溫度 變化也不同。特別是大電流功率器件在工作狀態(tài)時的結(jié)溫是變化也不同。特別是大電流功率器件在工作狀態(tài)時的結(jié)溫是 最不穩(wěn)定的且易變化，它不僅影響器件自己的特性，而且還最不穩(wěn)定的且易變化，它不僅影

3、響器件自己的特性，而且還 影響周圍器件和電路的性能。影響周圍器件和電路的性能。2021-12-206/62溫度梯度版圖布局溫度梯度版圖布局n將所有功耗較大的功率元件放在芯片的一邊，而將對熱敏感將所有功耗較大的功率元件放在芯片的一邊，而將對熱敏感 的器件和電路（例如差分對、帶隙基準源和高精度電阻等）的器件和電路（例如差分對、帶隙基準源和高精度電阻等） 放在芯片的另一邊；放在芯片的另一邊；n唯一不同的是過溫檢測器件緊挨著功耗較大的功率元件，以唯一不同的是過溫檢測器件緊挨著功耗較大的功率元件，以 便更好的檢測芯片的結(jié)溫并采取措施；便更好的檢測芯片的結(jié)溫并采取措施；n在匹配過程中，應當將匹配的晶體管放

4、在離開熱源距離相等在匹配過程中，應當將匹配的晶體管放在離開熱源距離相等 的地方，或者放在平衡熱梯度的方向上；的地方，或者放在平衡熱梯度的方向上； 2021-12-207/62PIC版圖例子版圖例子2021-12-208/62發(fā)熱器件設計發(fā)熱器件設計n發(fā)熱器件的設計還要考慮熱對稱性和熱均勻性，盡量避發(fā)熱器件的設計還要考慮熱對稱性和熱均勻性，盡量避 免在免在 芯片的某一點很小范圍內(nèi)，出現(xiàn)溫度遠遠超過電路的極限工芯片的某一點很小范圍內(nèi)，出現(xiàn)溫度遠遠超過電路的極限工 作溫度（作溫度（175-200）的熱斑。）的熱斑。n實踐表明，實踐表明，“熱斑熱斑”是半導體功率器件可靠性的宿敵，因此是半導體功率器件可

5、靠性的宿敵，因此 必須防止必須防止“熱斑熱斑”的產(chǎn)生，而功率器件每個基本單元所承受的產(chǎn)生，而功率器件每個基本單元所承受 電流的不均勻是電流的不均勻是“熱斑熱斑”產(chǎn)生的主要原因。產(chǎn)生的主要原因。2021-12-209/62噪聲噪聲 噪聲的來源：噪聲的來源：n金屬線干擾金屬線干擾n襯底噪聲襯底噪聲n器件本身噪聲器件本身噪聲2021-12-2010/62金屬線干擾抑制金屬線干擾抑制n在設計數(shù)字和模擬電路的接口時，應避免從高壓線或傳在設計數(shù)字和模擬電路的接口時，應避免從高壓線或傳 輸線注入噪聲。對于輸線注入噪聲。對于PIC而言，很多高壓線流過的電壓而言，很多高壓線流過的電壓 高達上千伏以上，需格外關(guān)注

6、；高達上千伏以上，需格外關(guān)注；n在設計信號線的走線時，在信號線兩邊鋪設同層金屬的在設計信號線的走線時，在信號線兩邊鋪設同層金屬的 接地屏蔽線，以做到屏蔽噪聲干擾的效果。接地屏蔽線，以做到屏蔽噪聲干擾的效果。 2021-12-2011/62襯底噪聲襯底噪聲 數(shù)字電路、高壓電路引起的開關(guān)噪聲會通過公共襯底耦合數(shù)字電路、高壓電路引起的開關(guān)噪聲會通過公共襯底耦合到敏感的模擬電路，從而影響其性能。襯底耦合噪聲已經(jīng)成為到敏感的模擬電路，從而影響其性能。襯底耦合噪聲已經(jīng)成為制約其性能的重要因素。這主要有兩種物理過程會引起注入到制約其性能的重要因素。這主要有兩種物理過程會引起注入到襯底的電流：襯底的電流：1.

7、 開關(guān)節(jié)點會通過結(jié)電容或者互連線電容向襯底注入電流，即開關(guān)節(jié)點會通過結(jié)電容或者互連線電容向襯底注入電流，即 電容耦合注入；電容耦合注入；2. 當當MOS 管的漏端電場大到一定程度后，就會引起撞擊電離，管的漏端電場大到一定程度后，就會引起撞擊電離， 生成的電子生成的電子-空穴對會注入到襯底?？昭▽⑷氲揭r底。2021-12-2012/62襯底噪聲的機理襯底噪聲的機理2021-12-2013/62襯底噪聲抑制襯底噪聲抑制n簡單方法就是在敏感模擬電路周圍增加一些保護環(huán)，比簡單方法就是在敏感模擬電路周圍增加一些保護環(huán)，比 如如N注入保護環(huán)和注入保護環(huán)和P注入保護環(huán)。注入保護環(huán)。n實踐中發(fā)現(xiàn)，采用實踐

8、中發(fā)現(xiàn)，采用獨立的或組合的獨立的或組合的N注入保護環(huán)和注入保護環(huán)和P注入注入 保護環(huán)保護環(huán)對隔離效果還是有明顯的差別，其中采用獨立管對隔離效果還是有明顯的差別，其中采用獨立管 腳的腳的P+隔離環(huán)隔離環(huán)(p-sub)是最為有效的隔離襯底耦合噪聲的是最為有效的隔離襯底耦合噪聲的 方法之一。方法之一。2021-12-2014/62噪聲抑制例子噪聲抑制例子2021-12-2015/62閂鎖效應閂鎖效應 n對于高耐壓（大于對于高耐壓（大于100V）的功率集成電路，就必須仔細考慮）的功率集成電路，就必須仔細考慮 其中的閂鎖效應，并提出合理的抑制閂鎖效應措施。其中的閂鎖效應，并提出合理的抑制閂鎖效應措施。

9、n一般閂鎖問題，可以通過改進工藝來解決，如一般閂鎖問題，可以通過改進工藝來解決，如采用采用外延工藝、外延工藝、 SOI工藝等，但是這也會大大增加生產(chǎn)成本。功率集成電路的工藝等，但是這也會大大增加生產(chǎn)成本。功率集成電路的 工藝一般較復雜和特殊，所以工藝改進實現(xiàn)難度較大，一般主工藝一般較復雜和特殊，所以工藝改進實現(xiàn)難度較大，一般主 要從版圖布局布線和保護結(jié)構(gòu)上進行考慮。要從版圖布局布線和保護結(jié)構(gòu)上進行考慮。2021-12-2016/62功率集成電路中低壓電路防閂鎖結(jié)構(gòu)研究功率集成電路中低壓電路防閂鎖結(jié)構(gòu)研究2021-12-2017/62功率集成電路中低壓電路防閂鎖結(jié)構(gòu)研究功率集成電路中低壓電路防閂

10、鎖結(jié)構(gòu)研究通過在左側(cè)通過在左側(cè)GND上加脈沖電壓上加脈沖電壓產(chǎn)生村底電流，引起閂鎖觸發(fā)。產(chǎn)生村底電流，引起閂鎖觸發(fā)。 對于P注入和N注入距離阱的空間X1和X2進行模擬，看這兩個距離對觸發(fā)電壓的影響程度。2021-12-2018/62功率集成電路中低壓電路防閂鎖結(jié)構(gòu)研究功率集成電路中低壓電路防閂鎖結(jié)構(gòu)研究(1) X1可變，可變，X2不變不變變化變化X1對閂鎖觸發(fā)電壓的影響對閂鎖觸發(fā)電壓的影響2021-12-2019/62功率集成電路中低壓電路防閂鎖結(jié)構(gòu)研究功率集成電路中低壓電路防閂鎖結(jié)構(gòu)研究閂鎖觸發(fā)時電流、電勢曲線圖閂鎖觸發(fā)時電流、電勢曲線圖 原因分析：原因分析： 阱內(nèi)的少子是在一個三維空間運動

11、，其形成閂鎖觸發(fā)的路徑主要有兩個方向， 縱向和橫向； 少子從縱向流出阱外的路徑比橫向的路徑短，而且縱向的截面積比橫向截酉積 大，這樣大部分少子就會從阱的底部流出阱外，所以增加橫向路徑，對整個 觸發(fā)影響不大。 只有增加縱向路徑，使縱向少子電流在流出阱外之前就復合，才能夠使觸發(fā)電 壓增加。2021-12-2020/62功率集成電路中低壓電路防閂鎖結(jié)構(gòu)研究功率集成電路中低壓電路防閂鎖結(jié)構(gòu)研究(2) X2可變，可變，X1不變不變變化變化X2對閂鎖觸發(fā)電壓的影響對閂鎖觸發(fā)電壓的影響2021-12-2021/62功率集成電路中低壓電路防閂鎖結(jié)構(gòu)研究功率集成電路中低壓電路防閂鎖結(jié)構(gòu)研究nX2與觸發(fā)電壓基本呈

12、線性增加趨勢，拉大橫向寄生三極管基 區(qū)寬度，即減小了寄生管的電流增益，從而需要更大的觸發(fā)電 壓。n在無保護環(huán)情況下，低壓CMOS結(jié)構(gòu)抗閂鎖方法：阱內(nèi)P+注入 與阱邊界距離滿足DRC規(guī)則，而襯底中的N+與阱邊界距離在 版圖允許的范圍內(nèi)盡量大。2021-12-2022/62保護環(huán)對低壓電路閂鎖觸發(fā)的影響保護環(huán)對低壓電路閂鎖觸發(fā)的影響帶多子保護環(huán)的低壓帶多子保護環(huán)的低壓CMOS結(jié)構(gòu)結(jié)構(gòu)2021-12-2023/62n只在阱內(nèi)加只在阱內(nèi)加N+環(huán)并接電源環(huán)并接電源。當電極1上的脈沖電壓達到200V時，電源 上基本沒有電流。阱內(nèi)的多子環(huán)減小了阱內(nèi)寄生管的基區(qū)電阻，從而 提高了觸發(fā)電壓，由于阱的空間比整個襯

13、底小，所以在阱內(nèi)加多子環(huán) 以提高觸發(fā)電壓的效果會比襯底明顯。n只在襯底加只在襯底加P+環(huán)環(huán)。當電極1上的脈沖電壓在200V時，監(jiān)測到從電極2 到電極4有大電流通路。原因是襯底的空間相對于阱大得多，改變襯 底寄生電阻的阻值不明顯。n阱內(nèi)加多子環(huán)、襯底加多子。阱內(nèi)加多子環(huán)、襯底加多子。2021-12-2024/62保護環(huán)對低壓電路閂鎖觸發(fā)的影響保護環(huán)對低壓電路閂鎖觸發(fā)的影響n少子環(huán)保護。少子環(huán)保護。從理論上講阱內(nèi)加多子環(huán)、襯底加少子環(huán)的結(jié)構(gòu)， 其電源電流比只在阱內(nèi)加多子環(huán)電源電流峰值下降了20左右。 這種雙環(huán)結(jié)構(gòu)抗閂鎖較為理想。但是在功率集成電路實際版圖 中，盡量可以考慮用阱多子環(huán)，而少用襯底少子

14、環(huán)保護結(jié)構(gòu)， 是由于少子環(huán)接低壓電源，所以不可避免的在環(huán)上也會有電流， 整個低壓電源電流是一個電流的疊加損耗。2021-12-2025/62功率集成電路中低壓電路防閂鎖結(jié)構(gòu)研究功率集成電路中低壓電路防閂鎖結(jié)構(gòu)研究 綜合以上各種抗閂鎖版圖保護措施，得出的低壓電路部分的防閂鎖最佳方案是：n在阱中加入多子保護環(huán)，同時保證襯底中低壓N管與阱 內(nèi)P管之間的距離。2021-12-2026/62高低壓電路之間防閂鎖結(jié)構(gòu)研究高低壓電路之間防閂鎖結(jié)構(gòu)研究2021-12-2027/62高低壓電路之間防閂鎖結(jié)構(gòu)研究高低壓電路之間防閂鎖結(jié)構(gòu)研究2021-12-2028/62高低壓電路之間防閂鎖結(jié)構(gòu)研究高低壓電路之間防

15、閂鎖結(jié)構(gòu)研究2021-12-2029/62高低壓電路之間防閂鎖結(jié)構(gòu)研究高低壓電路之間防閂鎖結(jié)構(gòu)研究2021-12-2030/62高低壓電路之間防閂鎖結(jié)構(gòu)研究高低壓電路之間防閂鎖結(jié)構(gòu)研究(1) 少子保護環(huán)的抗閂鎖研究少子保護環(huán)的抗閂鎖研究2021-12-2031/62高低壓電路之間防閂鎖結(jié)構(gòu)研究高低壓電路之間防閂鎖結(jié)構(gòu)研究n少子保護環(huán)接在不同電位下對抗閂鎖的影響少子保護環(huán)接在不同電位下對抗閂鎖的影響電極電極1 上的電流模擬結(jié)果對比上的電流模擬結(jié)果對比 少子環(huán)接電源，可以很好阻擋從高少子環(huán)接電源，可以很好阻擋從高 壓處的襯底電流流向低壓部分；壓處的襯底電流流向低壓部分； 少子環(huán)接地，由于環(huán)的電位較

16、低，少子環(huán)接地，由于環(huán)的電位較低， 從高壓處來的襯底電流就有一部分從高壓處來的襯底電流就有一部分 流向環(huán)里，即環(huán)吸收了一流向環(huán)里，即環(huán)吸收了一 部分襯底部分襯底 電流。電流。2021-12-2032/62高低壓電路之間防閂鎖結(jié)構(gòu)研究高低壓電路之間防閂鎖結(jié)構(gòu)研究n少子保護環(huán)接在不同位置對抗閂鎖的影響少子保護環(huán)接在不同位置對抗閂鎖的影響少子環(huán)接地在不同位置下電源端電流對比少子環(huán)接地在不同位置下電源端電流對比 襯底電流是從高壓處引起的，靠近襯底電流是從高壓處引起的，靠近 高壓相對可以更好的吸收襯底電流高壓相對可以更好的吸收襯底電流 離低壓部分近，會使閂鎖結(jié)構(gòu)中的離低壓部分近，會使閂鎖結(jié)構(gòu)中的 寄生電

17、阻寄生電阻RS4、RS5增加，這樣反而增加，這樣反而 更容易使襯底的橫向寄生三極管開更容易使襯底的橫向寄生三極管開 啟。啟。2021-12-2033/62高低壓電路之間防閂鎖結(jié)構(gòu)研究高低壓電路之間防閂鎖結(jié)構(gòu)研究n少子保護環(huán)不同寬度對抗閂鎖的影響少子保護環(huán)不同寬度對抗閂鎖的影響不同寬度少子環(huán)模擬結(jié)果對比不同寬度少子環(huán)模擬結(jié)果對比阱的寬度越大，可以吸收襯底阱的寬度越大，可以吸收襯底電流的面積越大，因此保護的電流的面積越大，因此保護的效果越好。效果越好。2021-12-2034/62高低壓電路之間防閂鎖結(jié)構(gòu)研究高低壓電路之間防閂鎖結(jié)構(gòu)研究(1) 少子保護環(huán)的抗閂鎖研究結(jié)論：少子保護環(huán)的抗閂鎖研究結(jié)論

18、： 在高低壓器件之間靠近高壓處加入一道接地的并且有一定在高低壓器件之間靠近高壓處加入一道接地的并且有一定寬度的少子環(huán)，可以大大提高閂鎖的觸發(fā)電壓。寬度的少子環(huán)，可以大大提高閂鎖的觸發(fā)電壓。2021-12-2035/62高低壓電路之間防閂鎖結(jié)構(gòu)研究高低壓電路之間防閂鎖結(jié)構(gòu)研究(2) 多子保護環(huán)的抗閂鎖研究多子保護環(huán)的抗閂鎖研究2021-12-2036/62高低壓電路之間防閂鎖結(jié)構(gòu)研究高低壓電路之間防閂鎖結(jié)構(gòu)研究n高低壓之間的多子保護環(huán)結(jié)構(gòu)其實質(zhì)是吸收從高壓電路過 來的位移電流，從而避免低壓CMOS結(jié)構(gòu)的閂鎖結(jié)構(gòu)觸發(fā)。n加入多子結(jié)構(gòu)，也就是增加了多子環(huán)周圍的濃度，這樣寄 生電阻RS2的值就減小，從

19、而使觸發(fā)低壓CMOS閂鎖的襯 底位移電流增加。而且不難得知，多子環(huán)越靠近低壓部分， 其保護的效果越好。2021-12-2037/62高低壓電路之間防閂鎖結(jié)構(gòu)研究高低壓電路之間防閂鎖結(jié)構(gòu)研究不同結(jié)構(gòu)的多子環(huán)的電源端電流對比不同結(jié)構(gòu)的多子環(huán)的電源端電流對比(5 um)(60 um)2021-12-2038/62高低壓電路之間防閂鎖結(jié)構(gòu)研究高低壓電路之間防閂鎖結(jié)構(gòu)研究(3) 整體保護結(jié)構(gòu)整體保護結(jié)構(gòu)功率驅(qū)動芯片中高低壓之間防閂鎖整體方案功率驅(qū)動芯片中高低壓之間防閂鎖整體方案靠近高壓和低壓結(jié)構(gòu)做一道多子環(huán)，同時在兩道多子環(huán)之間靠近高壓部分做一道少子環(huán)。靠近高壓和低壓結(jié)構(gòu)做一道多子環(huán)，同時在兩道多子環(huán)之

20、間靠近高壓部分做一道少子環(huán)。2021-12-2039/62寄生參數(shù)寄生參數(shù)n在PIC中，當高壓信號線出現(xiàn)交叉時，通常會出現(xiàn)雜散的漏 電流。這種漏電流產(chǎn)生的原因是由于交叉引起信號線和襯底 之間的寄生電容。n當高頻信號通過芯片時漏電流會變大，特別是高壓金屬線的 寬度大，寄生電容的數(shù)值較一般信號線寄生電容更大。如果 高壓金屬線存在比較大的電壓擺動，這些寄生電容會大大降 低IC的工作頻率。 2021-12-2040/62終端結(jié)構(gòu)終端結(jié)構(gòu) n當功率集成的最高耐壓大于100伏時，就必須考慮增加終端 結(jié)構(gòu)，從而防止局部電場集中和電場分布不均，減弱表面 電場，最終使擊穿電壓提高到所需的數(shù)值。對于不同結(jié)構(gòu) 的功

21、率器件，其終端結(jié)構(gòu)也有差異。n具體見第二章。 2021-12-2041/62隔離間距隔離間距 n隔離技術(shù)是功率集成電路工藝中必須要考慮的關(guān)鍵之一。n當隔離方式確定之后，進行版圖設計時，隔離間距（器 件到隔離注入、器件到器件等之間間距）也是需要格外 關(guān)注的問題。 2021-12-2042/62隔離間距抑制隔離間距抑制n隔離間距和耐壓、襯底濃度、注入濃度等工藝參數(shù)都有 著密切的聯(lián)系。n采用TCAD軟件來仿真這些數(shù)值，從而保證耐壓前提下盡 可能減小隔離的距離。2021-12-2043/62瞬態(tài)瞬態(tài) n在功率集成電路設計過程中，應充分考慮高壓脈沖信號和長時 間加電這兩種情況。n對于大電流，必須特別注意

22、其通路的金屬線布局，應當盡可能 降低連線電阻。n加寬大電流引線，大電流效應可以得到減弱，但不能完全消除。n引線太寬會存在一些問題，如導致大面積的鋁金屬引線反射面 積大，會給光刻帶來誤差；大面積的金屬容易剝落，一般采用的 方法是在大面積金屬上刻上一些開孔。 2021-12-2044/62隔離版圖考慮隔離版圖考慮 nPN結(jié)隔離結(jié)隔離n自隔離自隔離nSOI隔離隔離 2021-12-2045/62PN結(jié)隔離版圖結(jié)隔離版圖n對于PN結(jié)隔離工藝而言，由于在外延層（一般為N型）上進 行P雜質(zhì)深擴散直至擴穿外延層到達P型襯底，因而在硅片平 面形成一個個孤立的硅島 n在進行PN結(jié)隔離版圖設計過程中一般主要考慮兩

23、個方面，一 個是版圖布局，另一個則是隔離尺寸。n需要注意的是P+隔離區(qū)本身需要一定的寬度尺寸要求。2021-12-2046/62 PN結(jié)隔離版圖示意結(jié)隔離版圖示意 2021-12-2047/62版圖布局版圖布局n版圖布局主要決定一個硅島內(nèi)制作一個高壓器件還是 多個功率器件，如果將多個功率器件制作在同一個硅 島內(nèi)，就必須考慮功率器件之間的相互影響以及這些 影響是否涉及電路性能等等。2021-12-2048/62隔離尺寸隔離尺寸n考慮隔離尺寸的安全距離，必須全面考察所有注入?yún)^(qū)之間的 安全距離，只有這樣才能確保功率集成電路的版圖不出現(xiàn)遺 漏，從而保證PIC電路正常工作。n如果器件工作電壓提高，顯然邊

24、界間距離必須拉大才能滿足 擊穿電壓要求，不然就會產(chǎn)生功率器件高壓端注入到隔離區(qū) 的提早擊穿，影響甚至破壞電路的正常工作。2021-12-2049/62各注入?yún)^(qū)到隔離區(qū)邊界的隔離尺寸各注入?yún)^(qū)到隔離區(qū)邊界的隔離尺寸2021-12-2050/62自隔離版圖自隔離版圖n自隔離工藝是PN結(jié)隔離技術(shù)的一種特殊方式，它利用器 件注入?yún)^(qū)和襯底之間天然形成的PN結(jié)進行隔離。版圖的 不同之處在于原先的P+隔離區(qū)被場氧化區(qū)（或者溝槽隔 離區(qū)）取代。 2021-12-2051/62自隔離的版圖示意自隔離的版圖示意2021-12-2052/62隔離尺寸隔離尺寸n自隔離版圖中沒有P+隔離區(qū)，隔離尺寸只需要考 慮不同器件之間的安全距離，即不同器件注入?yún)^(qū) 之間的安全尺寸。 2021-12-2053/62各注入?yún)^(qū)之間的隔離尺寸各注入?yún)^(qū)之間的隔離尺寸2021-12-2054/62SOI隔離版圖隔離版圖 nSOI隔離的特點之一就是消除隔離區(qū)寬度隨擊穿電壓變化 這一缺點，同時硅島和硅島之間的擊穿電壓只與SOI隔離 厚度有關(guān)。在一個硅島內(nèi)一般只有一個功率器件，這樣在 實際過程中就不需要像PN結(jié)隔離或自隔離一樣考慮這些隔 離尺寸。n唯一需要考慮的是