1、頁眉內容課程設計開課學期：第六學期課程名稱：FPGA課程設計學院：專業：班級：學號：姓名：任課教師："1 二 X z 1/ '廣二；. 72015年7月20日精心整理基于FPGA勺VGA示控制器設計一、設計方案1 .設計的主要內容此設計要求實現某一分辨率下（如640*48060HZ的VGA1示驅動，能簡單顯示彩 條和圖像等。能夠熟悉VGAg口協議、工作時序及VGA：作原理，并計算出合適的時序， 對原始時鐘進行分頻處理以獲取符合時序要求的各率，此外須要顯示的圖像等可存儲于外部存儲器，運行時，從外部存儲器讀取顯示數據。將圖像控制模塊分為這樣幾部分； 二分頻電路、地址發生器、VGA

2、寸序控制模塊、圖像數據存儲器讀出模塊.如圖1-1所示： 圖1-1VGA顯示控制系統框圖 工尸 f2 .設計原理顯示控制器是一個較大的數字系統，采用模塊化設計原則、借鑒自頂向下的程序設計思想，進行功能分離并按層次設計。利用VHDLM件描述語言對每個功能模塊進行描述,并逐一對每個功能模塊進行編譯仿真，使頂層 VGA1示控制器的模塊實體仿真綜合 得以順利通過。其中二分頻把 50MH改在頻率分成25Mhz并提供給其它模塊作為時鐘； VGA寸序控制模塊用于產生640X480顯示范圍，并控制顯示范圍和消隱范圍以及產生水 平同步時序信號HS和垂直同步時序信號VS的值；存儲器讀出模塊提供給 SRAMfe址并

3、按地址讀出八位數據（灰度值 Y）,然后得到R G B的值（若Y中間值，則R=G=B=1; 否則R=G=B=0 ,并把R G B的值通過VGAS 口傳送給VRT®示器9。地址發生器接 收所要顯示的數據讀取控制信號，產生與圖像數據ROM1塊對應得地址，根據VGA1示的像素分布，確定讀取對應數據的地址，由于所顯示的圖形每行需256個像素，而ROM中每個地址存儲的數據時64位，故每4個地址取出的數據用于一行的顯示。VGAa示控 制模塊：主要分為時序信號和數據顏色的控制，imgrom模塊即圖像數據ROM1塊，在這 一模塊中需要解決的是圖像數據 BM我圖文件的來源及轉換成HE雙件，利用Image

4、21cd 對本次設計圖片處理得到 BMPC件，最終在QuartusII得到HE雙件，在已設置LPM_ROM 進行加載圖像數據。注意其數據線寬為 3,恰好可以放置RGBE信號數據，因此此設計 圖像僅能顯示8種顏色。此外注意各模塊對圖像顯示的區域控制。二、系統實現此系統設計分主要由，二分頻模塊，地址譯碼器模塊，VGAa示控制模塊及圖像數據RO味實現對圖像的顯示。計數器模塊設計簡單，用計數器計數來控制，以實現某一 個區域顯示相應的顏色。具體以VGAK示模塊和圖像數據RO加例進行詳細分析與操作。1.VGA顯示控制模塊VGA1示控制模塊主要通過 VGA寸序產生640*480顯示范圍，并控制和消隱范圍以

5、及產生水平同步時序信號hs和垂直同步時序信號vs的值。一個獨立的計數器產生垂直時序信號。垂直同步計數器在每個HS脈沖信號來臨時自動加1,譯碼值產生VS信號。計數器產生當前顯示行。這兩個計數器從地址到顯示緩 沖器連續計數。首先啟動QUARTUS軟件，新建vga640480顯示掃描模塊工程文件，如下圖 2-1所示:圖2-1創建工程vga640480單擊完成按鈕，創建好了設計工程，選擇【FILE! 【NEW菜單，出現如圖2-2所 示的新建設計文件類型窗口。圖2-2選擇編程VHDLt本文件在上圖2-2中選擇【VHDLFile】，單擊【OH建立一個新的文本設計文件，命名為I L II I.vga6404

6、80.vhd。隨即進行程序代碼的輸入。圖2-3保存設計文件在圖2-3中的【File 菜單中點選【Saveas存盤并保證該文件添加到了工程中， 文件名為默認的即可。至此，vga640480顯示掃描模塊文件建立完成。2.rom載入當VGA顯示器要顯示一幀圖像，需要較多的數據量，FPGA芯片內置的ROM存儲器很難符合如此大的數據存儲要求，所以必須借助于外部的存儲器存入圖像數據。讀取控制模塊的數據讀取方式決定于采用何種存儲器。然而外部存儲器有多種選擇,如ROM,、雙口 RAM、甚至SDRAM等，例如ROM可用直接產生地址信號的方式對芯 片進行訪問，而SDRAM則是利用DMA控制方式配合CPU進行讀寫操

7、作6。接下來將詳細介紹如何將已有的rom r、-rom g和rom_b文件載入開發板的rom中。首先，以“rom”作為關鍵詞在IP目錄中進行搜索，選擇并雙擊“ROM: 1-PORT” ：“ *.v”文件。在對話框中選掾Verilog”，在默認目錄下在容答適的y即x 供的系統時鐘50MHz,所以要對板載時鐘進行分頻后才能使用。由于 50M分頻難以仿 真，故將輸入時鐘clk50m設置為50kHz，分頻得到clk25m實際為25kHz。它的模塊設計 相比VGA顯示模塊更為簡單，在項目中創建新的文件，編寫二分頻模塊代碼，保存編 譯。ROM選才¥ ROM 飄纜力t觀部和數據線。在圖2-6所示的

8、對話框中選擇|班線內寬和 數據線M呼Net砌呻舊M皿產吧_3.二介頻槿塊圖2-4屐甘八.50MHz時鐘頻率分成25MHz±Ki£®£7在鐘。顯紡如;娜1甲t柳領把，SdMt F 用像素分辨率是640X480,像素時鐘25Mhz,刷新頻率_60Hz/口圖2善遨莘文件.。口.國回LP塊作為時1。開發板提工 盟 y Carput-irg!z_b-_if-tgb_gjnfI 14.頂層設計在以上模塊設計完成后，整體編譯并無錯誤后，建原理圖文件，調用 VGA顯示模塊、圖像數據rom、二分頻模塊，用軟件自帶的RTLViewer自動生成他們連線組成系統的原理圖，如圖2

9、-8所示:OE-bXlJ，X 皿川叩1爭口 pm_pLO 懶對 PPiJLL HU *14他如 Fffl_lMHhjrt *lh_MTHJ-LLPffl_：L2二”口PfflJCM PMJI92心咖 式-5m MA.JLM4«uan MA.-mENI art仲 皿國才 ff口rtl lUCf事口事有 f川 fjsrn 也富用 .jWQJJ-t.MWBLAT«F尸EES g2-8RTLViewer自動牛成的原理圖*hjj(3用mj<w,jNf*XS*MrtkC8小叭共Li3J-?事加2 SY褥心司吶產蛆LSrrnau叩月11:5 ”典pfyFiaPHJtL?14 y h

10、rW-；R”uPHjdDn,杏餐，ELUIS？SieMIV*C, 仲Vx?wn34 Llrtii*：nn_Fn引如心立飛fra-Q陽4：出J9Misv tMnA,小和20*也也冏LSf E1takA；E/133 3 ¥PJyj：W2:5p-KPIIJ 1 ? hjp皿 hhmiKtakIW IdHWlJ.Lg nbQ1gWL 陽IJUm IdeWIX MhM'IIwrfgW IftEWtJ.W IMdlOBMtEh* IMKllijtkfaJ!ggmUW1L MWiJj.=riMdig M*M UI4MW4Qu Htfwrfil»pefwOg WM：U«A

11、 tt|NnW,4 |K«WUiu kMwqi ijoCMtX IMrihJ i：rlU,ix Mti'iliflrf«Ng kfeiwn- WbI4SAWtSm i fcwi ,圖2-9FPGA開發板管腳分配5.仿真波形6.設計結果CLK iBST.H oSF oSG通過上述的步驟之后，將系統頂層文件燒寫進開發板，將 CR顯示器連接到開發板 的VG版口上。給系統上電，在顯示器就可以看見本次設計所選用的圖片，如圖 1-11所示:三、結束語用FPGA來控制VGA,充分利用了 FPGA可重構這一優勢，克服了以前通用處理器 體積較大體系結構不易修改、體系結構不易修改等弊端

12、。通過rom來存儲圖片的信息，實現了基于FPGA的圖形顯示，方便圖片信息的輸入，更新顯示的內容以及修改。可以 使圖片的顯示脫離計算機的控制，而且使控制器的體積減小很多，對各種便攜式設備和 小型嵌入式系統的實現具有工程價值現實意義和現實意義。使用可編程邏輯器件可以很方便地實現數字系統設計，為此基于FPGA器件的VGA 控制器可以實現顯示器的實時顯示。系統設計方案、硬件描述語言設計以及開發工具的 性能決定了該系統性能高低。隨著 VGA接口的普遍使用，這種結合FPGA的系統級設 計方法已經展現優勢。從整個設計流程來看，系統的可靠性高，靈活性強，設計周期 大大縮減，成本降低，且系統的可擴展性強。不久的

13、將來，VGA接口的圖像與視頻監控系統應用定會很有廣闊的市場。經過此次課程設計，我不僅更加學會知識之間的融會貫通，而且豐富了大腦，同時 在查找資料的過程中也了解了許多課外知識， 開拓了視野，認識了未來電子的發展方向， 專業基礎知識方面和動手能力方面有了質的飛躍。做課程設計的同時也是對自己能力的一種提高。通過此課程設計，我明白了自己原 .來所掌握的知識太理論化了，面對單獨的課題產生著很茫然的感覺，自己要學習的東西 還很多。也讓我明白學習是一個長期的過程，需要不斷的積累，在以后的工作和生活中 都需堅持學習，努力提高自己的知識和綜合素質。總之，不管掌握的了的還是不懂得， 困難確實比較多，凡是難開頭，不

14、知道從哪入手。也得到一個結論：知識也只能通過應 用和實踐方能實現它應具有的價值！有些東西自認為會了，然而當到用時才發現其實真 的是兩回事，為此知識真正能用時才是真的學會了。感謝三位指導老師們所給予過的幫助。在設計過程中，我通過查閱大量有關資料， 自學和與同學之間經驗的交流，并向老師請教等方式。使自己學到了不少知識，也經歷 了不少艱辛，因而得以有巨大的收獲。在整個設計，使我懂得了許多東西，不僅培養了 我獨立工作的能力，而且更加樹立了對自己工作能力的信心，定會對今后的學習工作生 活有非常重要的影響。在動手的能力大大提高之余，充分體會在創造過程中探索的艱難 和成功時的喜悅。也許這個設計做的并不是很好

15、，但在設計過程中所學到的東西才是這 次課程設計的最大收獲和財富，為之受益終身。完成之后更深體會到課程設計是對前面 所學知識的一種總結與檢驗。附錄顯示控制模塊代碼module VGA_Ctrl (/ HostSideiRed,iGreen,iBlue,oCurrent_X,oCurrent_Y,oAddress,oRequest,/ VGASideoVGA_R,oVGA_G,oVGA_B,oVGA_HS,oVGA_VS,oVGA_SYNC,oVGA_BLANK,oVGA_CLOCK,/ ControlSignaliCLK,iRST_N );/HostSideinput7:0 iRed;input

16、7:0 iGreen;input7:0 iBlue;output16:0 oAddress;output10:0 oCurrent_X;output10:0 oCurrent_Y;outputoRequest;/VGASideoutput7:0 oVGA_R;output7:0 oVGA_G;output7:0 oVGA_B;outputregoVGA_HS;outputregoVGA_VS;outputoVGA_SYNC;outputoVGA_BLANK;outputoVGA_CLOCK;/ (ControlSignalinputiCLK;inputiRST_N;/InternalRegis

17、tersreg10:0 H_Cont;reg10:0 V_Cont;wire10:0 picture_x;wire10:0 picture_y;/ Horizontal Parameterparameter H_FRONT =16;parameter H_SYNC = 96;parameter H_BACK = 48;parameter H_ACT =640;parameter H_BLANK = H_FRONT+H_SYNC+H_BACK;parameter H_TOTAL = H_FRONT+H_SYNC+H_BACK+H_ACT;/ VerticalParameterparameter

18、V_FRONT =11;parameter V_SYNC = 2;parameter V_BACK = 31;parameter V_ACT =480;parameter V_BLANK = V_FRONT+V_SYNC+V_BACK+32;parameter V_TOTAL = V_FRONT+V_SYNC+V_BACK+V_ACT;/7 " F / 'assign oVGA_SYNC =1'b1;/ Thispinisassign oVGA_BLANK = (H_Cont<H_BLANK)|(V_Cont<V_BLANK);assign oVGA_CL

19、OCK = iCLK;assign oVGA_R=iRed;assign oVGA_G = iGreen;assign oVGA_B= iBlue;wire10:0x,y;,i 飛 xassignx=oCurrent_X/3;assigny=oCurrent_Y/3;assign oAddress = x*150+y;assignoAddress=1;assign oRequest =(H_Cont>=H_BLANK&&H_Cont<H_TOTAL)&&(V_Cont>=V_BLANK&&V_Cont<V_TOTAL);a

20、ssignoCurrent_X =(H_Cont>=H_BLANK)?H_Cont-H_BLANK:8'h0;assignoCurrent_Y =(V_Cont>=V_BLANK)?V_Cont-V_BLANK:8'h0;/assign picture_x=oCurrent_X<150?oCurrent_X:155;/assign picture_y=oCurrent_Y<200?oCurrent_Y:155;/ HorizontalGenerator:Refertothepixelclockalways(posedgeiCLKornegedgeiRST

21、_N)beginif(!iRST_N)beginH_Cont <= 0;oVGA_HS <= 1; end else begin if(H_Cont<H_TOTAL) H_Cont <= H_Cont+1'b1; else H_Cont <= 0;/ HorizontalSyncif(H_Cont=H_FRONT-1)/ FrontporchoVGA_HS <= 1'b0;if(H_Cont=H_FRONT+H_SYNC-1) / Syncpulseend oVGA_HS <= 1'b1; end endbegin V_Cont

22、 oVGA_VS end else begin/ VerticalGenerator:Refertothehorizontalsyncalways(posedgeoVGA_HSornegedgeiRST_N)beginif(!iRST_N)<=0;<=1;if(V_Cont<V_TOTAL) V_Cont <= V_Cont+1'b1; else V_Cont <= 0;/ VerticalSyncif(V_Cont=V_FRONT-1)/ FrontporchoVGA_VS <= 1'b0;if(V_Cont=V_FRONT+V_SYNC-

23、1) / Syncpulseend oVGA_VS <= 1'b1;end end endmodule二分頻器模塊代碼moduleclock(clkin,clkout); inputclkin; outputclkout; regclkout;always(posedgeclkin) begin clkout=clkout; end endmodule頂層文件代碼moduleVGA_TOP(/ VGASide oVGA_R, oVGA_G, oVGA_B, oVGA_HS, oVGA_VS, oVGA_SYNC, oVGA_BLANK, oVGA_CLOCK, / ControlSignal clkin, rst_n );/ HostSidewire7:0iRed;wire 7:0 iGree