1、SOI/CMOS工藝及產品介紹工藝及產品介紹工程部工程部2014-7-1n概述概述n典型典型SOI材料主流制備技術材料主流制備技術n SOI器件特性器件特性n產品介紹產品介紹n概述概述概述1. 器件尺寸縮小，給體硅集成電路發展帶來問題-靜態功耗限制了Vt的進一步降低-柵氧化層厚度的降低，引起柵漏電以及帶來可靠性問題-寄生閂鎖效應使電路可靠性降低-功耗以及熱耗問題已經成為“瓶頸”-器件隔離面積的相對增大，影響集成度和速度進一步提升-復雜的新工藝和昂貴的設備2. 對策-深槽隔離-Halo以及倒阱結構-應變溝道-高K值柵介質材料-新襯底材料SOI-新化合物襯底材料概述3. SOI優勢(Silicon

2、 on Insulator)-速度高：結電容小； SOI器件的遷移率較高（低Vt帶來縱向電場小)-功耗低：靜態功耗=IL*VDD, IL較小導致靜態功耗低； 動態功耗=C*f*VDD; 因 為結電容較低，所以動態功耗較小。-比較適合小尺寸器件 SOI器件的短溝效應較小；無體穿通問題；泄露電流小-特別適合低壓低功耗器件 SOI器件-工藝步驟少，且與體硅工藝相容-抗輻照特性好 如采用全介質隔離結構，徹底消除體硅CMOS的閂鎖效應，同時 具有極小的結面積，因此抗軟失效、瞬時輻照的能力較強。4. SOI存在的問題-SOI材料質量，有待于提高。成本有待于降低。-SOI器件本身存在的寄生效應： 浮體效應以

3、及自加熱效應-SOI器件特性有待于更深一步的了解，器件模型以及EDA仿真工具不完善-體硅技術的快速進展也抑制了SOI的研究與應用的進程nSOI材料主流制備方法及其特點材料主流制備方法及其特點EPISIMOXBSOISmart-Cut頂部硅層介質埋層硅襯底SOI材料主要結構介質層頂部硅層SOS結構SOI結構1. 異質外延(藍寶石上外延硅)-把藍寶石作為襯底，在其上外延生長單晶硅膜-只在一定程度上取得了成功，難以擴大應用 1） 界面上存在晶格失配，從而產生位錯、層錯或者孿晶等缺陷。質量難以控制 2） 藍寶上的介電常數為10，此數值較大，會產生較大的寄生電容 3） 藍寶石與硅的熱膨脹系數相差一倍，使

4、得外延降溫時，在硅中形成壓應力 4） 藍寶石中的Al在高溫過程中，擴散進入硅中，惡化硅膜的純度 5） 藍寶石導熱性差，器件散熱不良SOI材料主要制備技術2. 注氧隔離(SIMOX）技術-Separation by Ion Implantation Oxygen-150200keV, 1.8E18 600650注入-高溫退火以消除注入缺陷和進一步形成隔離層-優點 1）簡單易行，能得到良好的單晶層，與常規器件工藝完全相容。 2）注氧時以晶片表面為參考面，因而其頂層硅膜和氧化埋層的均勻性好，厚度 可控性好，硅-絕緣介質層界面特性較好。-缺點 1）缺陷密度較高（104cm-2），硅膜的質量不如體單晶硅

5、。 2）埋層SiO2的質量不如熱生長的SiO2。 3）需要昂貴的大束流注氧專用機；退火爐進行高溫長時間退火，因而成本較高。 3. 硅片鍵合SOI技術(BSOI)BSOI原理示意圖-將兩個拋光好的硅片，表面生長氧化層， 然后對硅片進行親水處理，使表面吸附較 多的OH-團，在室溫超凈環境下將兩個硅片 粘合，并在氮氣保護下加熱到700脫水， 再升溫到1100退火使兩個硅片完全鍵合， 最后將頂部硅片減薄至使用要求。-優點 1）頂層硅膜為本體硅，不會產生由離子注入造成的損傷和缺陷； 2）介質隔離層為熱氧化膜，膜層缺陷密度和針孔密度均較低；-缺點 1）界面缺陷和頂部硅薄層的均勻性（硅厚度的10%）難以控制

6、； 2）不能得到頂部硅膜很薄的SOI結構；4. 智能剝離SOI技術(Smart-Cut)Smart-Cut原理示意圖- 氧化：將硅片B熱氧化一層二氧化硅，將作為SOI 材料的隱埋氧化層。- 離子注入：室溫下，以一定能量向硅片A注入一定劑量的H+，用以在硅表面層下 產生一個氣泡層。- 鍵合：將硅片A與另一硅片B進行嚴格清洗和親水處理后在室溫下鍵合，整個B 片將成為SOI結構中的支撐片。- 熱處理：第一步熱處理使注入、鍵合后的硅片（A片）在注H+氣泡層處分開，上 層硅膜與B片鍵合在一起，形成SOI結構。A片其余的部分可循環使用。最 后將形成的SOI片進行高溫處理，進一步提高SOI的質量并加強鍵合強

7、度。- 拋光：由于剝離后的硅表面不夠平整，需做化學機械拋光，以適應器件制作要求。- 特點： 1） H+離子注入劑量E16，可用普通的注入機實現 2） SOI頂部硅薄膜厚度均勻性好，其厚度可由注入能量來控制 3） BOX為熱氧化層，質量較好 4） 剝離后余下的硅片A仍可以以用作鍵合襯底，大大降低了成本- 目前為最具競爭力的技術。其代表公司為SOITECH5. 外延層轉移SOI技術- 步驟： 1）在單晶硅片上生長多孔硅，然后在 多孔硅外延單晶硅層 2）單晶硅熱氧化 3）鍵合 4）利用水刀(WaterJet)沿多孔硅層處切開 5）去除殘余多孔硅，最后在氫氣氣氛下 退火獲得高平整度的SOI。-佳能公司

8、己經可以提供直徑300mm的SOI圓片nSOI器件特性器件特性器件分類背柵效應短溝效應窄溝效應浮體效應自加熱效應熱載流子退化效應抗輻射效應SOI器件分類-根據硅膜厚度和硅膜中摻雜濃度情況，SOI MOSFET器件可以分為三種不同的類 型：厚膜器件、薄膜器件和“中等膜厚”器件。劃分的主要依據是柵下最大耗盡層 寬度xdmax：1.厚膜SOI器件，硅膜厚度大于2xdmax，通常為10002000，這種器件又稱為部分 耗盡器件（PD：Partially Depleted）。 1）將這一中性體區接地，則厚膜器件工作特性便和體硅器件基本類似。 2）中性體區不接地而處于電學浮空狀態，將出現嚴重的浮體效應，從

9、而出現兩 個典型的寄生效應，Kink效應和器件源、漏之間形成的基極開路寄生晶體管 效應SOI器件分類2.薄膜SOI器件，硅膜厚度小于xdmax，通常小于800，這種器件又稱為全耗盡器件（FD：Fully Depleted）。 1）只要背界面不處于積累狀態，薄膜全耗盡SOI器件可完全消除“翹曲效應”。適 合用于高速、低壓、低功耗電路。 2）由于正、背界面的耦合，器件閾值電壓對硅膜厚度、背界面質量及狀態的敏感 度較大，閾值電壓難以調整。 3）為抑制短溝道效應而采用的超薄硅膜技術，使體接觸難以實現，為降低串聯電 阻而采用的硅化物薄膜也難以獲得良好質量。3.中等膜厚SOI器件，中等膜厚器件是指硅膜厚度

10、介于薄膜和厚膜器件之間，其特性因 不同的背柵偏置電壓而不同。可以根據不同的背柵偏壓條件或呈現薄膜器件特性或 呈現厚膜器件特性。SOI器件背柵效應-SOI器件中背柵壓通過襯底、隱性介質埋層對器件Vt產生影響；總體背柵效應小于體 硅器件。 1.對于PDSOI器件，由于存在中性體區，基本屏蔽了背柵壓的影響，背柵效應較小； 對于FDSOI器件，背柵影響較大。 2.對于對于中等膜厚的NMOS SOI器件，背柵壓的不同，可以改變器件狀態。例如： 當背柵壓為負時，器件進入PD工作模式，特性曲線受影響較小；當背柵壓為正時 器件進入FD模式，背柵壓影響嚴重。SOI器件短溝道效應圖：長溝道（左）和短溝道（右）體硅

11、器件與SOI器件中耗盡區電荷分布示意圖，Qdep是柵控耗盡層電荷-短溝道效應（Short Channel Effects）主要是由于隨著 溝道長度的減小出現電荷共享，即柵下耗盡區電荷不 再完全受柵控制，其中一部分受源、漏控制，并且隨 著溝道長度的減小，受柵控制的耗盡區電荷減少，更 多的柵壓用來形成反型層，使得達到閾值的柵壓不斷 降低1. PDSOI器件，與體硅器件基本相似2. FDSOI器件，由于柵控耗盡區的電荷在總耗盡區中所 占的比例大于體硅器件，降低了閾值電壓漂移量，短 溝道效應較弱-低漏壓下，SOI MOS器件的短溝效應與硅膜厚的關系 1. FD區域 Vt漂移隨膜厚增大而增大 2. PD

12、區域 Vt漂移對膜厚的變化不敏感 3. 中間區域，Vt漂移存在峰值SOI器件短溝道效應(DIBL)-漏感應勢壘降低（Drain Induced Barrier Lowering） 效應是另一種短溝道效應，是指隨著漏壓的增大， 漏端耗盡區增大，并向源區延伸，會降低柵控制 的耗盡區電 荷，而且當漏端電力線擴展到源端， 會引起源端勢壘降低，降低柵控能力，降低閾值 電壓。-SOI MOS器件的短溝DIBL效應與硅膜厚的關系 1. FD區域 Vt漂移隨膜厚增大而增大 2. PD區域 Vt漂移對膜厚的變化不敏感 3. 中間區域，Vt漂移存在峰值抑制SOI器件短溝道效應-對于FD SOI器件，減小硅膜厚是一

13、個有效的方法-對于PD SOI器件，體區采用逆向摻雜技術。溝道摻雜較小，保證溝道載流子遷移率， 底部采用較濃摻雜，以抑制短溝效應SOI器件窄溝道效應-硅島隔離SOI器件的窄溝道行為（比較復雜） 隨著溝道寬度的減小，Vt也減小。Roll off(R-L)-LOCOS隔離的SOI器件的窄溝道行為 1.隨著溝道寬度的減小，Vt也減小。Roll off 反向窄溝效應 一種觀點： 1）由于源漏注入產生的硅自間隙原子移動到Si/SiO2的界面，引起B向FOX和 BOX的增強擴散。因此FOX邊緣硅膜中摻雜濃度降低，導致Vt降低。隨著溝 道寬度的減小，影響加大，Vt漂移量增大 2.隨著硅膜厚度的減小反向溝道效

14、應減弱 1）硅膜厚度減小，邊緣Si/SiO2界面區域面積減小，到達邊緣的硅自間隙源自數 量減小，大部分的溝道B原子擴散到BOX而不是FOX，因此反向溝道效應減 小SOI器件浮體效應-PD SOI MOS器件的體區處于懸浮狀態，使碰撞 電離的電荷無法迅速地移走，出現浮體效應 1. Kink效應 1）PD SOI NMOS器件，在足夠高的Vd下，溝道 電子在漏端高場區獲得足夠能量，通過碰撞電 離產生電子空穴對，空穴向較低電勢的中性體 區移動，并堆積在體區，抬高體區的電勢，使得體-源結正偏。從而Vt降低 而漏端電流增加。 2）PD SOI PMOS器件的Kink效應不顯著。因為空穴的電離率較低，碰撞

15、電離 產生的電子-空穴對遠低于NMOS管，所以Kink效應不顯著。 3）FD SOI器件無Kink效應，因為體-源的勢壘相對較小，碰撞電離的空穴直接 流向源區，在源區被復合，硅膜中不存在過剩的載流子。即無Kink效應。 4）Kink 效應可以增大電流和跨導，利于速度的提高，對數字電路的性能有一 定好處，但Kink 效應會帶來電導的突然增加，影響模擬電路的輸出阻抗和 增益，十分有害。同時，Kink 效應具有頻率響應特性，引起電路工作不穩定SOI器件浮體效應2. 寄生雙極晶體管效應 對于PD SOI 器件“體”是浮空的，寄生雙極晶體管由于基極的懸浮易于被觸發導通，造成了很多不良效應使擊穿電壓降低是

16、寄生雙極晶體管的主要效應之一1）當漏端發生碰撞電離引起多子在硅體中堆積時，體電勢被抬高，當體電勢上升到使源-體結正偏時，觸發寄生雙極晶體管導通，這時，溝道電流Ich在漏區碰撞產生流入體區的電流為基區電流Ib，若倍增因子為M，Ib會被寄生雙極管放大為Ib，則：ID=M(Ich+Ib)，被放大的基極電流與溝道電流一起被漏端再倍增，增大的漏端電流在器件中形成正反饋，當漏端電壓足夠大使(M-1)=1時，器件發生擊穿2）對于體接地的PD SOI器件，體區的多子有泄放通道，堆積程度減弱，寄生雙極管的導通比浮體器件困難，擊穿電壓會提高。（a）寄生雙極管的導通引起的PD SOI器件過早擊穿；（b）體接觸情況下

17、器件的輸出特性3.柵感應漏極泄漏電流（Gate-Induced-Drain-Leakage）1）對于PD SOI NMOS而言，當器件處于關態，且柵電壓越負，漏電流將越大。這一現象發生的條件是在漏電壓較大而柵電壓較負，即VDSVGS足夠大，交疊處柵氧中的電場很強，在漏極交疊處的柵氧與硅界面發生能帶彎曲甚至反型，從而電子從價帶隧穿到導帶，產生電子-空穴對，電子迅速流向漏極，引起漏電流的增加。一部分空穴可能注入到中性體區，形成柵感應漏極漏電流。2）對于PD SOI 器件，注入到中性體區的空穴會抬高體區電位，也會觸發寄生雙極晶體管，雙極晶體管將對GIDL泄漏電流進一步放大。體區是作為寄生雙極晶體管的

18、基區，GIDL泄漏電流是寄生雙極晶體管的基區電流。當溝道長度減小，即寄生雙極晶體管的基區寬度減小，從而寄生BJT的增益將變大，使GIDL變得更加明顯。圖 GIDL泄漏電流被寄生雙極晶體管放大的原理圖（a）GIDL電流被放大原理示意圖；（b）GIDL電流被放大的等效電路圖VDSVGS較大時出現的GIDL現象，以及采用LDD后消除了GIDL現象4. 浮體效應的抑制途徑 1）將體區引出，連接到一個固定電位上，從而控制體電勢的變化2）抑制GIDL現象可以抑制寄生雙極晶體管效應使GIDL泄漏電流不被放大，這可以采用體接觸消除浮體效應或者其他工藝手段抑制雙極晶體管增益，同時要采取措施降低交疊區電場，可以采

19、用輕摻雜漏（LDD）結構SOI器件自加熱效應器件工作時產生的熱量的情況（a）體硅器件（b）SOI產生的熱量不能很容易地散去，使得SOI器件在工作時頂層硅膜的晶格溫度急劇升高。-絕緣層不但提供了電學隔離，也造成 了熱隔離； 1.SiO2的熱導率約為Si的1/100 ；在 SOI器件工作時產生的熱量易散去-由于SOI器件工作時溫度急劇升高， 將對輸出特性曲線產生影響 1.在漏電壓Vd較大的區域，當Vd進一 步增加，卻出現了漏電流下降的現 象即在高壓處出現負電導。這主要 是熱量較高導致電子遷移率下降， 出現了漏電流的下降自加熱效應引起的SOI NMOS的輸出特性曲線變化SOI器件自加熱效應-器件受自

20、加熱效應的影響程度依賴于器件的散熱能力，即與器件結構十分相關 1.硅膜越厚，器件工作時的溫度就越低，因此全耗盡SOI和部分耗盡SOI相比受自 加熱效應影響更為嚴重 2.埋氧層越厚，器件工作時溝道區溫度越高，這是由于埋氧層的隔熱效果更好而 造成的 3. SOI MOSFET的溝道長度或者溝道寬度越大，受自加熱效應影響就弱。 4.埋氧層在低溫時的導熱能力變得比常溫時更差，因此低溫時的自加熱效應更嚴重 5.與沒有體接觸的PD SOI器件相比，有體接觸器件受自加熱效應的影響要小。這是 由于體接觸不但提供了多余電荷泄放通路，也提供了熱消散路徑。一部分熱量可 以通過體接觸經由Si、金屬來散去。也說明了PD

21、 SOI MOSFET受自加熱效應的影 響要小于FD SOI MOSFET 體硅CMOS集成電路中存在著寄生場區MOS管以及PNPN可控硅寄生結構，對于瞬時輻照產生的光電流導致較大的泄漏電流使電路失效甚至鎖定燒毀。SOI CMOS電路實現了完全的介質隔離，PN結面積減小，不存在體硅中的寄生場區MOS管以及PNPN可控硅寄生結構，輻射光電流也遠小于體硅，使SOI電路在抗單粒子事件、瞬時輻射方面有著突出的優勢SOI器件抗輻射效應-單離子事件 1.對于PD SOI高能粒子入射粒子能使其入射軌跡上的硅電離，但是由于埋氧層將器 件和襯底隔離，所以襯底區產生的電荷不能被SOI器件的結收集，只有在頂層硅薄

22、膜內產生的電子能被收集，對高能粒子敏感的區域小得多，抗單粒子事件的能力很 強。對于體硅CMOS器件，空穴被移向襯底形成襯底電流，電子被正電極吸收，形 成大的泄漏電流，有可能引起電路在該節點的邏輯狀態反轉2.對于全耗盡器件，沒有浮體效應，但雙極晶體管效應仍然存在，只是其增益比部分 耗盡器件低很多，因此，全耗盡器件比部分耗盡器件有更好的抗單粒子翻轉能力3.盡量減小硅膜的厚度，消除浮體效應，降低寄生雙極晶體管增益值，減弱短溝道效 應。試驗表明，采用體接觸結構的PD SOI SRAM單粒子事件的發生率是相同特征工 藝的體區浮空結構的PD SOI SRAM的1/300 單粒子事件對不同器件的影響（a）SOI；（b）體硅-總劑量輻射 對于SOI器件，由于隱埋氧化層的存在，電離輻射會在其中產生正電荷以及氧 化層-硅界面產生缺陷，從而引起器件的閾值電壓漂移，跨導降低，亞閾值電流增 大，低頻噪聲增大1.對于部分耗盡SOI器件，隱埋氧化層中的陷阱正電荷，引起背柵閾值電壓減小，同 時會在硅膜底部表面感應出負電荷而形成背溝道，這使得器件不能被正柵關斷，發 生背柵漏電2.對于全耗盡S