1、傳播優秀word版文檔 ，希望對您有幫助，可雙擊去除！南京工程學院通信工程學院實 驗 報 告課程名稱 可編程邏輯電路設計 實驗項目名稱 一位全加器設計 實驗學生班級 光纖101 實驗學生姓名 陳葉峰 同組學生姓名 實驗時間 2013.4.18 實驗地點 信息樓c207 實驗成績評定 指導教師簽字 年 月 日傳播優秀word版文檔 ，希望對您有幫助，可雙擊去除！一 實驗目的和要求1.掌握較復雜的電路系統設計2.掌握多文件系統的vhdl程序設計二 實驗主要儀器和設備pc機一臺，max+plus2軟件。三 實驗原理一位全加器可以由兩個半加器和一個或門連接而成，因而可根據半加器的電路或真值表寫出或門和

2、半加器的vhdl描述。四 實驗方法與步驟半加器描述：真值表(case語句)描述真值表：absoco0000011010101101代碼：library ieee;use ieee.std_logic_1164.all;entity h_adder isport (a,b:in std_logic; co,so:out std_logic);end entity h_adder;architecture fh1 of h_adder isbeginso<=not(a xor (not b);co<=a and b;end architecture fh1;或門邏輯描述：代碼：libr

3、ary ieee;use ieee.std_logic_1164.all;entity or2a isport(a,b:in std_logic; c: out std_logic);end entity or2a;architecture one of or2a isbegin 傳播優秀word版文檔 ，希望對您有幫助，可雙擊去除！c<=a or b;end architecture one;一位二進制全加器頂層設計描述：真值表：abci-1sumci0000001110000100110110010111011000111111代碼：library ieee;use ieee.std

4、_logic_1164.all;entity f_adder isport (ain,bin,cin:in std_logic; cout,sum:out std_logic);end entity f_adder;architecture fd1 of f_adder iscomponent h_adderport (a,b:in std_logic; co,so:out std_logic);end component;component or2aport(a,b:in std_logic; c: out std_logic);end component;signal d,e,f : std_logic;beginu1: h_adder port map(a=>ain,b=>bin,co=>d,so=>e);u2: h_adder port map(a=>e,b=>cin,co=>f,so=>sum);u3: or2a port map(a=>d,b=>f,c=>cout);end architecture fd1;五 實驗結果半加器：傳播優秀word版文檔 ，希望對您有幫助，可雙擊去除！全加器：六 實驗心得通過本次實驗，使自己了解了一位全