1、Multisim電路仿真電路仿真 快速入門快速入門 之數(shù)字電子技術之數(shù)字電子技術內(nèi)容= 基礎篇 =第1章 Multisim電路仿真軟件簡介第2章 仿真基礎（放置元件-電路圖編輯-仿真-報告）第3章 仿真基礎（元器件庫、虛擬儀器）第4章 仿真基礎（仿真分析方法）= 應用篇應用篇 =第第5章章 應用于電路分析應用于電路分析第第6章章 應用于模擬電路應用于模擬電路第第7章章 應用于數(shù)字電路應用于數(shù)字電路第第8章章 應用于單片機電路應用于單片機電路第第9章章 FPGA/CPLD仿真仿真第第10章章 電子系統(tǒng)綜合設計電子系統(tǒng)綜合設計內(nèi)容= 基礎篇 =第1章 Multisim電路仿真軟件簡介第2章 仿真基

2、礎（放置元件-電路圖編輯-仿真-報告）第3章 仿真基礎（元器件庫、虛擬儀器）第4章 仿真基礎（仿真分析方法）= 應用篇應用篇 =第第5章章 應用于電路分析應用于電路分析第第6章章 應用于模擬電路應用于模擬電路第第7章章 應用于數(shù)字電路應用于數(shù)字電路第第8章章 應用于單片機電路應用于單片機電路第第9章章 FPGA/CPLD仿真仿真第第10章章 電子系統(tǒng)綜合設計電子系統(tǒng)綜合設計第7章 Multisim應用于數(shù)字電子技術7.1 相關虛擬儀器7.2 邏輯函數(shù)的化簡及轉(zhuǎn)換7.3 組合邏輯電路的分析與設計7.4 常用組合電路性能測試與仿真分析7.5 組合邏輯電路競爭-冒險現(xiàn)象檢測與消除7.6 觸發(fā)器電路仿

3、真分析7.7 時序電路設計與仿真分析7.8 555定時器設計與仿真分析7.9 模-數(shù)和數(shù)-模轉(zhuǎn)換器的仿真分析7.1 相關虛擬儀器7.1.1 字信號發(fā)生器（Word Generator） 用于產(chǎn)生數(shù)字信號（最多32位），作為數(shù)字信號源字信號字信號編輯區(qū)編輯區(qū)高高1616位位低低1616位位數(shù)據(jù)數(shù)據(jù)準備端準備端觸發(fā)端觸發(fā)端7.1 相關虛擬儀器l字信號編輯區(qū)：按順序顯示待輸出的數(shù)字信號，可直接編輯修改lControls選擇區(qū)域：數(shù)字信號輸出控制Cycle：從起始地址開始循環(huán)輸出，數(shù)量由Settings對話框設定Burst：輸出從起始地址開始至終了地址的全部數(shù)字信號Step：單步輸出數(shù)字信號Set按鈕

4、：設置數(shù)字信號類型和數(shù)量lDisplay選擇：十六進制、十進制、二進制、ASCII碼lTrigger選擇：內(nèi)觸發(fā)、外觸發(fā)、上升沿、下降沿lFrequency：輸出數(shù)字信號的頻率7.1 相關虛擬儀器Set：設置數(shù)字信號類型和數(shù)量Pre-set Patterns:不改變字信號編輯區(qū)的數(shù)字信號載入數(shù)字信號文件*.dp存儲數(shù)字信號將字信號編輯區(qū)的數(shù)字信號清零數(shù)字信號從初始地址至終了地址輸出數(shù)字信號從終了地址至初始地址輸出數(shù)字信號按右移方式輸出數(shù)字信號按左移方式輸出數(shù)字信號的數(shù)量數(shù)字信號的數(shù)量Initial Pattern:Initial Pattern:設置數(shù)字信號初始值，只在設置數(shù)字信號初始值，只在

5、Shift RightShift Right、Shift Shift LeftLeft選項起作用。選項起作用。7.1 相關虛擬儀器應用：字信號發(fā)生器XWG1、TTL元器件庫中選擇74LS138、邏輯分析儀XLA1，創(chuàng)建字信號發(fā)生器應用電路。7.1 相關虛擬儀器字信號發(fā)生器XWG1設置為循環(huán)輸出三位二進制代碼000111。 單擊運行按鈕，雙擊邏輯分析單擊運行按鈕，雙擊邏輯分析儀，測量結果如圖所示。儀，測量結果如圖所示。7.1 相關虛擬儀器7.1.2 邏輯分析儀（Logic Analyzer） 用于同步記錄和顯示16位數(shù)字信號，可用于對數(shù)字信號的高速采集和時序分析接接輸輸入入信信號號觸發(fā)控制端時鐘

6、觸發(fā)控制端時鐘控制端接外部時控制端接外部時鐘鐘7.1 相關虛擬儀器操作界面：左側(cè)16個小圓圈代表16個輸入端，若接有被測信號，則出現(xiàn)黑圓點左側(cè)第1區(qū): Stop: 停止仿真Reset：復位并清除顯示波形Reverse：改變屏幕背景顏色左側(cè)第2區(qū): T1、T2：讀書指針1和2離開掃描線零點的時間T2-T1：兩讀書指針之間的時間差Clock/Div: Clock/Div: 顯示屏上每個水平顯示屏上每個水平刻度現(xiàn)實的時鐘脈沖數(shù)刻度現(xiàn)實的時鐘脈沖數(shù)SetSet按鈕按鈕: : 設置時鐘脈沖設置時鐘脈沖7.1 相關虛擬儀器單擊Set，彈出Clock setupClock SourceClock Sourc

7、e：選擇外：選擇外/ /內(nèi)時鐘內(nèi)時鐘Clock RateClock Rate：時鐘頻率：時鐘頻率Sampling SettingSampling Setting：取樣方式：取樣方式Pre-trigger SamplesPre-trigger Samples：前沿觸發(fā)取樣數(shù)：前沿觸發(fā)取樣數(shù)Post-trigger SamplesPost-trigger Samples：后沿觸發(fā)取樣數(shù)：后沿觸發(fā)取樣數(shù)Threshold Volt.Threshold Volt.：閾值電壓：閾值電壓7.1 相關虛擬儀器Trigger區(qū)：設置觸發(fā)方式，單擊Set按鈕Trigger Clock EdgeTrigger C

8、lock Edge：觸發(fā)方式：觸發(fā)方式PositivePositive上升沿、上升沿、NegativeNegative下降沿、下降沿、BothBoth升降沿觸發(fā)升降沿觸發(fā)Trigger QualifierTrigger Qualifier：觸發(fā)限定字（：觸發(fā)限定字（0 0、1 1、x(0 x(0、1 1皆可皆可) )）Trigger PatternsTrigger Patterns：觸發(fā)樣本，可設：觸發(fā)樣本，可設置樣本置樣本A A、B B、C CTrigger CombinationsTrigger Combinations：選擇組合的：選擇組合的觸發(fā)樣本觸發(fā)樣本7.1 相關虛擬儀器7.1.3

9、 邏輯轉(zhuǎn)換儀（Logic Converter） 實現(xiàn)數(shù)字電路各種表示方法的相互轉(zhuǎn)換、邏輯函數(shù)化簡，實際數(shù)字儀器中無邏輯轉(zhuǎn)換儀設備。數(shù)字電路輸入數(shù)字電路輸入數(shù)字數(shù)字電路電路輸出輸出7.1 相關虛擬儀器l變量（A、B、C、D、E、F、G、H）l真值表l函數(shù)表達式顯示文本框l轉(zhuǎn)換選擇區(qū)邏輯圖轉(zhuǎn)換為真值表邏輯圖轉(zhuǎn)換為真值表真值表轉(zhuǎn)換為最小項之和真值表轉(zhuǎn)換為最小項之和真值表轉(zhuǎn)換為最簡與或表達式真值表轉(zhuǎn)換為最簡與或表達式表達式轉(zhuǎn)換為真值表表達式轉(zhuǎn)換為真值表表達式轉(zhuǎn)換為邏輯圖表達式轉(zhuǎn)換為邏輯圖表達式轉(zhuǎn)換為與非表達式轉(zhuǎn)換為與非- -與非形式的與非形式的邏輯圖邏輯圖7.1 相關虛擬儀器邏輯轉(zhuǎn)換儀應用示例：選擇3

10、個輸入變量A、B、C初始函數(shù)值為“？”，單擊改為0、1或X7.1 相關虛擬儀器函數(shù)值設置轉(zhuǎn)換為布爾表達式7.1 相關虛擬儀器表達式轉(zhuǎn)換為邏輯圖最簡表達式轉(zhuǎn)換為邏輯圖7.2 邏輯函數(shù)的化簡及轉(zhuǎn)換7.2.1 邏輯函數(shù)的化簡利用邏輯轉(zhuǎn)換儀（Logic Converter）：化簡邏輯函數(shù)，得到最小項表達式或最簡表達式。例：將邏輯函數(shù)例：將邏輯函數(shù)Y(A,B,C,D,E)=m(2,9,15,19,20,23,24,25,27,28)+d(5,6,16,31)Y(A,B,C,D,E)=m(2,9,15,19,20,23,24,25,27,28)+d(5,6,16,31)化簡為最簡與或表達式。化簡為最簡與或

11、表達式。調(diào)用邏輯轉(zhuǎn)換儀，選擇變量列真值表；調(diào)用邏輯轉(zhuǎn)換儀，選擇變量列真值表；用鼠標選擇函數(shù)值：用鼠標選擇函數(shù)值：1 1：表達式中存在的最小項：表達式中存在的最小項0 0：表達式中不存在的最小項：表達式中不存在的最小項X X：表達式中的無關項：表達式中的無關項7.2 邏輯函數(shù)的化簡及轉(zhuǎn)換轉(zhuǎn)換為最簡與或表達式，“”表示反變量7.2 邏輯函數(shù)的化簡及轉(zhuǎn)換例：創(chuàng)建數(shù)字電路（TTL74系列門電路），將輸入輸出端連接到邏輯轉(zhuǎn)換儀。7.2 邏輯函數(shù)的化簡及轉(zhuǎn)換由邏輯圖得到真值表由邏輯圖得到真值表7.2 邏輯函數(shù)的化簡及轉(zhuǎn)換由真值表得到最小項表達式由真值表得到最小項表達式7.2 邏輯函數(shù)的化簡及轉(zhuǎn)換由真值表得

12、到最簡表達式由真值表得到最簡表達式7.2 邏輯函數(shù)的化簡及轉(zhuǎn)換得到與非形式的邏輯圖得到與非形式的邏輯圖7.3 組合邏輯電路的分析與設計l數(shù)字邏輯電路按是否有記憶能力分為組合邏輯電路和時序邏輯電路兩大類l組合邏輯電路沒有記憶能力，其輸出僅取決于當前時刻的輸入，與電路的歷史狀態(tài)無關l組合邏輯電路的分析：由邏輯電路圖分析其功能l傳統(tǒng)分析方法：表達式-最簡表達式-真值表-分析功能lMultisim中是利用邏輯轉(zhuǎn)換儀進行分析7.3 組合邏輯電路的分析與設計7.3.1 組合邏輯電路分析舉例：創(chuàng)建邏輯電路，邏輯轉(zhuǎn)換儀XLC1接入。7.3 組合邏輯電路的分析與設計分析真值表和最簡表達式7.3 組合邏輯電路的分

13、析與設計同理，將Y2接入XLC1 結合結合Y1Y1、Y2Y2的表達式及真值表，可知該電路為一位全加器電的表達式及真值表，可知該電路為一位全加器電路。路。Y1Y1為全加器的和，為全加器的和，Y2Y2為全加器產(chǎn)生的進位。為全加器產(chǎn)生的進位。7.3 組合邏輯電路的分析與設計7.3.2 組合邏輯電路設計l根據(jù)給定設計要求，設計出邏輯電路，目標是以最少的元器件構建滿足功能要求的邏輯電路l傳統(tǒng)設計（人工設計）步驟：（1）分析題意，將文字敘述抽象為邏輯描述，定義輸入輸出邏輯變量（2）根據(jù)邏輯功能要求列出真值表（3）由真值表寫出邏輯關系表達式，并化簡為最簡邏輯表達式（4）按最簡邏輯表達式構建邏輯電路l基于Mu

14、ltisim設計組合邏輯電路過程大大簡化，但思路與人工設計基本相同7.3 組合邏輯電路的分析與設計例：設計一汽車告警系統(tǒng)，在以下情況下產(chǎn)生告警信號：啟動開關啟動而車門未關；啟動開關啟動而安全帶未系好；啟動開關啟動而車門未關、安全帶也未系好。設計：（1）定義輸入輸出邏輯變量，文字敘述抽象為邏輯描述輸入變量3個：啟動開關（啟動/未啟動）、車門（關/未關）、安全帶（系好/未系好）輸出變量1個：告警信號（產(chǎn)生/未產(chǎn)生）用A、B、C、F表示這些變量，邏輯描述為：7.3 組合邏輯電路的分析與設計A=1/0，啟動開關 = 啟動/未啟動B=1/0，車門 = 關/未關C=1/0，安全帶 =系好/未系好F=1/0

15、，告警信號 = 產(chǎn)生/未產(chǎn)生（2）根據(jù)邏輯功能要求列出真值表：序號A B CF10000200103010040110510016101171101811107.3 組合邏輯電路的分析與設計（3）由真值表寫出邏輯關系表達式，并化簡為最簡邏輯表達式調(diào)用邏輯轉(zhuǎn)換儀，輸入真值表，再得到最簡表達式7.3 組合邏輯電路的分析與設計（4）按最簡邏輯表達式構建邏輯電路7.4 常用組合電路性能測試與仿真分析“一位全加器74LS183”性能測試 輸入輸出端子不多，采用開關提供輸入信號，指示燈觀察輸出結果注：注：D D是是SOPSOP封裝的，封裝的，N N是是DIPDIP封裝封裝7.4 常用組合電路性能測試與仿真

16、分析“一位全加器74LS183”性能測試A1=B1=CN1=0,A1=B1=CN1=0,S1=0,1CN1=0S1=0,1CN1=0A1=1, B1=CN1=0,A1=1, B1=CN1=0,S1=1,1CN1=0S1=1,1CN1=07.4 常用組合電路性能測試與仿真分析 依此類推，使ABC三個鍵按000、001、010111組合，運行，觀測輸出結果，列寫測試結果。輸入輸出A1B1CN1S11CN100000100100101011001001101010101101111117.4 常用組合電路性能測試與仿真分析l輸入端A1、B1，前級進位端CN1l本位和S1、進位端1CN1l借助邏輯分析

17、儀可構建真值表，轉(zhuǎn)換為表達式，得到本位和S1、進位端1CN1的表達式l測試說明： 待測試芯片輸入輸出引腳多時，輸入信號可用字信號發(fā)生器，輸出信號用邏輯分析儀或LED7.4 常用組合電路性能測試與仿真分析l 全加器仿真分析兩個或兩個以上切換至兩個或兩個以上切換至上觸點（輸入上觸點（輸入1 1），指），指示燈示燈X1X1亮。具有三人表亮。具有三人表決器的功能。決器的功能。7.4 常用組合電路性能測試與仿真分析l編碼器的仿真分析8線-3線編碼器：優(yōu)先編碼器74LS148 編碼器74LS148輸出為反碼，在其輸出端加反相器變成原碼輸出，輸出代碼用LED數(shù)碼管顯示7.4 常用組合電路性能測試與仿真分析l

18、編碼器的仿真分析 編輯8個字信號（編碼器依次對D0,D1, D7進行編碼）7.4 常用組合電路性能測試與仿真分析l編碼器的仿真分析 運行，編碼器輸出結果在LED數(shù)碼管顯示，依次顯示0，1，2，7。7.4 常用組合電路性能測試與仿真分析l譯碼器的仿真分析譯碼器是編碼器的反操作，將二進制代碼譯成高低電平信號，包括二進制譯碼器、二-十進制譯碼器、顯示譯碼器。以二進制譯碼器74LS138（3線-8線譯碼器）為例。7.4 常用組合電路性能測試與仿真分析運行，可見運行，可見74LS13874LS138輸入代碼為輸入代碼為0 0、1 1、2 2、7 7時，輸出端依時，輸出端依次輸出低電平次輸出低電平7.5

19、組合邏輯電路競爭-冒險現(xiàn)象檢測與消除l組合邏輯電路中，門與門之間存在傳輸延時及信號狀態(tài)變化速度不一致l信號傳輸過程中不同點處信號變化出現(xiàn)快慢的差異，這種快慢時差稱為競爭l競爭的結果是電路的輸出可能出錯，這種現(xiàn)象稱為冒險l有競爭不一定有冒險l出現(xiàn)冒險一定存在競爭l競爭-冒險出現(xiàn)的尖峰脈沖會使后級電路產(chǎn)生錯誤動作l電路設計時應進行競爭-冒險檢測并予以克服7.5 組合邏輯電路競爭-冒險現(xiàn)象檢測與消除l門電路、脈沖源、示波器GROUNDGROUND是模擬地，包含數(shù)字地，可通用，但仿真算法復雜，慢；是模擬地，包含數(shù)字地，可通用，但仿真算法復雜，慢；DGNDDGND是數(shù)字地，不兼容模擬地，但如果是純數(shù)字電

20、路，用它仿真速度大是數(shù)字地，不兼容模擬地，但如果是純數(shù)字電路，用它仿真速度大大提高。大提高。輸出應保持高電平輸出應保持高電平1 1不變，但仿真不變，但仿真顯示在輸入信號的下降沿，電路顯示在輸入信號的下降沿，電路有負的窄脈沖輸出，存在競爭有負的窄脈沖輸出，存在競爭- -冒冒險現(xiàn)象。險現(xiàn)象。7.5 組合邏輯電路競爭-冒險現(xiàn)象檢測與消除l接入濾波電容l引入選通脈沖l修改邏輯設計（增加冗余項）例：用增加冗余項的方法消除競爭-冒險現(xiàn)象。原來的邏輯關系為Y=AB+AC增加冗余項BC，Y=AB+AC+BC在B=C=1時，無論A如何變，始終有Y=1，A狀態(tài)改變不會引起競爭-冒險現(xiàn)象。7.6 觸發(fā)器電路仿真分析

21、l觸發(fā)器：具有記憶功能的存儲器件，是構建時序邏輯電路的最基本單元。l觸發(fā)器（trigger）是個特殊的存儲過程，它的執(zhí)行不是由程序調(diào)用，也不是手工啟動，而是由事件來觸發(fā)l種類：RS觸發(fā)器、D觸發(fā)器、JK觸發(fā)器、T觸發(fā)器1. 基本觸發(fā)器 由兩個與非門交叉耦合構成。7.6 觸發(fā)器電路仿真分析lD觸發(fā)器：時鐘類觸發(fā)器。l功能：置位、復位。l在時鐘信號作用下，輸入端D的狀態(tài)（1或0），使輸出端置位或復位。lD觸發(fā)器邏輯符號lD觸發(fā)器功能表DQnQn+1000010101111D D觸發(fā)器邏輯符號觸發(fā)器邏輯符號7.6 觸發(fā)器電路仿真分析D D觸發(fā)器仿真觸發(fā)器仿真信號源：信號源：7.6 觸發(fā)器電路仿真分析

22、JK觸發(fā)器l時鐘類觸發(fā)器l功能：保持、置0、置1、翻轉(zhuǎn)。l在時鐘信號作用下，輸入端J、K的狀態(tài)（1或0），使輸出端保持、置位、復位、翻轉(zhuǎn)。l功能表l邏輯符號JKQn+100Qn01010111(Qn)7.6 觸發(fā)器電路仿真分析JKJK觸發(fā)器仿真觸發(fā)器仿真7.6 觸發(fā)器電路仿真分析l觸發(fā)器是構建時序邏輯電路的基本組成部分l觸發(fā)器種類多，但常用只有D觸發(fā)器、JK觸發(fā)器l用觸發(fā)器構成的時序電路分析u構建電路u時鐘源u分段線性源u邏輯分析儀7.7 時序電路設計與仿真分析l時序邏輯電路由組合邏輯電路和存儲電路（觸發(fā)器）組成，并在時鐘信號控制下工作。l常用時序電路有：寄存器、移位寄存器、計數(shù)器、順序脈沖發(fā)

23、生器、序列信號發(fā)生器。7.7.1 十進制加減計數(shù)器74LS192帶預置輸入的十進制加減可逆計數(shù)器【設計】用74LS192設計一個二十五進制減計數(shù)器。7.7 時序電路設計與仿真分析7.7.2 雙向移位寄存器74LS1944位雙向通用移位寄存器器【設計】用74LS194設計一個流水燈電路。7.7 時序電路設計與仿真分析7.7.3 序列信號發(fā)生器電路設計l序列信號：串行數(shù)字信號l序列信號發(fā)生器：能產(chǎn)生序列信號的電路l構成方法：觸發(fā)器+門電路；計數(shù)器+數(shù)據(jù)選擇器【設計】用計數(shù)器74LS161和數(shù)據(jù)選擇器74LS151設計一個8位序列信號（11101000）發(fā)生器。7.8 555定時器設計與仿真分析RS

24、T RST 復位，低電平有效復位，低電平有效 DIS DIS 放電輸出，集電極開路放電輸出，集電極開路THR THR 高觸發(fā)輸入端高觸發(fā)輸入端TRI TRI 低低觸發(fā)輸入端觸發(fā)輸入端CON CON 電壓控制輸入端電壓控制輸入端OUT OUT 輸出端輸出端7.8 555定時器設計與仿真分析555555定時器構建施密特觸發(fā)器（施密特反相器）定時器構建施密特觸發(fā)器（施密特反相器）直流偏置電壓設為直流偏置電壓設為2.5V2.5V7.8 555定時器設計與仿真分析555555定時器構建單穩(wěn)態(tài)觸發(fā)器定時器構建單穩(wěn)態(tài)觸發(fā)器7.9 模-數(shù)和數(shù)-模轉(zhuǎn)換器的仿真分析ADC和DAC已經(jīng)成為計算機系統(tǒng)不可缺少的接口電

25、路。7.9.1 ADC構成及仿真分析ADC：將模擬信號轉(zhuǎn)為一組相應二進制數(shù)碼。ADC種類很多：u直接型u間接型【例】8位ADC仿真Place/Mixed/ADC_DAC/ADC 7.9 模-數(shù)和數(shù)-模轉(zhuǎn)換器的仿真分析選取選取8 8位位ADC ADC 7.9 模-數(shù)和數(shù)-模轉(zhuǎn)換器的仿真分析引腳介紹：引腳介紹：Vin Vin 輸入模擬電壓輸入模擬電壓Vref+ Vref+ 參考電參考電壓壓+ +，與，與Vref-Vref-之差是滿度電壓之差是滿度電壓Vref- Vref- 參考電壓參考電壓SOC SOC 時鐘脈沖端時鐘脈沖端OE OE 轉(zhuǎn)換使能端轉(zhuǎn)換使能端D0D7 D0D7 二進制數(shù)碼，排列順序為二進制數(shù)碼，排列順序為D7D0D7D0EOC EOC 轉(zhuǎn)換結束信號，高電平表明轉(zhuǎn)換結束轉(zhuǎn)換結束信號，高電平表明轉(zhuǎn)換結束7.9 模-數(shù)和數(shù)-模轉(zhuǎn)換器的仿真分析燈亮表示燈亮表示1 1，燈滅表