1、第一章1、EDA的定義：以計算機為工作平臺，以EDA軟件工具為開發(fā)環(huán)境，以硬件描述語言為設計語言，以ASIC為實現(xiàn)載體的電子產(chǎn)品自動化設計過程。2、EDA的三大特征：硬件描述語言、系統(tǒng)級仿真、綜合技術3、EDA的設計方法：自上而下4、EDA的核心：利用計算機完成電路設計的全程自動化5、常用的EDA工具及其作用：設計編輯器：一般支持圖形輸入，HDL文本輸入，波形圖輸入等仿真器：完成行為模型的表達、電子系統(tǒng)的建模、邏輯電路的驗證以及門級系統(tǒng)的測試HDL綜合器：將軟件描述與給定的硬件結構用某種網(wǎng)表文件的方式對應起來，成為相互的映射關系。適配器：將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標器件中，使之產(chǎn)生

2、最終的下載文件，下載器：在功能仿真與時序仿真正確的前提下，將設計下載到對應的實際器件中，實現(xiàn)硬件設計6、EDA的設計流程：設計輸入（將設計的系統(tǒng)或電路按照EDA開發(fā)軟件要求的文本方式或圖形方式表示出來，并送入計算機的過程。）綜合（由高層次描述自動轉(zhuǎn)換為低層次描述的過程，是EDA技術的核心。）適配（將綜合后的網(wǎng)表文件針對某一具體的目標器件進行邏輯映射操作。）仿真（功能仿真：對邏輯功能進行模擬測試，看是否符合設計及要求；時序仿真：包含硬件特性參數(shù)，仿真精度高）目標器件的編程下載（將編程數(shù)據(jù)發(fā)放到具體的可編程器件中去）硬件測試（FPGA或CPLD直接用于應用系統(tǒng)的檢測中）第二章1、PLD的基本結構：

3、輸入緩沖器、與陣列、或陣列、輸出緩沖器；電路的核心是由門電路構成的與陣列、或陣列，邏輯函數(shù)靠它們實現(xiàn)。與陣列產(chǎn)生乘積項，或陣列產(chǎn)生乘積項之和。2、PLD的分類：簡單PLD：PROM:與門陣列固定，或門陣列可編程。優(yōu)點：價格低、易編程性能可預測。不足：規(guī)模大、速度低、功耗高。PLA：與陣列和或陣列均可編程。特點使用靈活，運行速度慢，價格高，缺少高質(zhì)量的支持軟件，使用不廣泛。PAL：與陣列可編程，或陣列固定，即乘積項可若干，數(shù)目固定。特點：性能速度較高。有幾種固定的輸出結構，不同結構對應不同的型號。GAL；即通用陣列邏輯器件，與陣列和PAL的類似，或陣列及輸出寄存器則采用OLMC輸出邏輯宏單元OL

4、MC最多有8個或項，每個或項最多有32個與項。復雜PLD：（1）CPLD-復雜可編程邏輯器件（2）FPGA-現(xiàn)場可編程門陣列（3）ISP-在系統(tǒng)可編程邏輯器件3、PLD的互聯(lián)結構：（1）確定型：除FPGA外的PLD器件 布線每次相同。（2）統(tǒng)計型：FPGA每次布線模式不同，設計者提出約束模式。4、PLD相對于MCU的優(yōu)勢：運行速度、復位、程序“跑飛”5、CPLD/FPGA的優(yōu)勢：高速性、高可靠性、編程方式、標準化設計語言6、常用的可編程邏輯器件： CPLD和FPGA7、CPLD 的結構: 可編程邏輯功能塊（FB）;可編程I/O單元；可編程內(nèi)部連線。CPLD最基本的單元是宏單元，由邏輯陣列、乘積

5、項選擇矩陣和可編程觸發(fā)器組成。8、FPGA器件的內(nèi)部結構為邏輯單元陣列(LCA)包括：可編程輸入/輸出模塊、核心陣列是可編程邏輯塊、可編程內(nèi)部連線9、FPGA的分類：（1）查找表型FPGA的可編程邏輯塊(CLB)是查找表，由查找表構成函數(shù)發(fā)生器，通過查找表實現(xiàn)邏輯函數(shù)，查找表的物理結構是靜態(tài)存儲器（SRAM）。查找表本質(zhì)上是一個RAM大部分FPGA都是基于SRAM工藝的，而SRAM工藝的芯片在掉電后信息就會丟失，一定需要外加一片專用配置芯片（2）多路開關型FPGA的可編程邏輯塊(CLB)是可配置的多路開關。（3）多路與非門型結構FPGA的結構是基于一個與-或-異或邏輯塊。10、可編程邏輯器件的

6、測試技術：（1）內(nèi)部邏輯測試（2）JTAG邊界掃描邊界掃描的引腳功能：TDI測試數(shù)據(jù)輸入；TDO測試數(shù)據(jù)輸出；TMS測試模式選擇；TCK測試時鐘輸入；TRST測試復位輸入11、指令寄存器。用來決定是否進行測試或訪問數(shù)據(jù)寄存器操作。旁路寄存器。這個l位寄存器用來提供TDI和TDO的最小串行通道。邊界掃描寄存器。由器件引腳上的所有邊界掃描單元構成。12、CPLD/FPGA的編程與配置 1）基于電可擦除存儲單元的EEPROM或Flash技術。CPLD一般使用此技術進行編程。2）基于SRAM查找表的編程單元。對該類器件，編程信息是保存在SRAM中的，SRAM在掉電后編程信息立即丟失，在下次上電后，還需

7、要重新載入編程信息。因此該類器件的編程一般稱為配置。大部分FPGA采用該種編程工藝。3）基于一次性可編程反熔絲編程單元對于基于SRAM LUT結構的FPGA器件，由于是易失性器件使之需要在上電后必須進行一次配置，需要一個加載過程。13、FPGA的配置方式：（1）FPGA專用配置器件（2）使用單片機配置FPGA （3）使用CPLD配置FPGA14、FPGA和CPLD在開發(fā)應用上的選擇：如果設計中使用到大量觸發(fā)器，例如設計一個復雜的時序邏輯，那么使用FPGA就是一個很好選擇。 同時PLD擁有上電即可工作的特性，而大部分FPGA需要一個加載過程，所以，如果系統(tǒng)要可編程邏輯器件上電就要工作，那么就應該

8、選擇PLD。要嵌入cpu核或者DSP模塊，選擇FPGA。編程：在邏輯設計時可以在沒有設計具體電路時，就把CPLD/FPGA焊接在印制電路板上，然后在設計調(diào)試時可以一次又一次地改變整個電路的硬件邏輯關系，而不必改變電路板的結構。配置：在掉電后編程信息立即失效，在下次上電后，還需要重新載入編程信息，此類編程成為配置。 第三章1、原理圖輸入設計方法的編輯規(guī)則：1）引腳名稱：不區(qū)分大小寫，第一個字符必須為英文，以后可用下劃線、數(shù)字等組合下劃線前后要有字母或數(shù)字“/”“-”“%”都是非法的2）節(jié)點名稱：顯示為一條細線，命名規(guī)則與引腳名稱相同3）總線名稱：顯示一條粗線，代表很多節(jié)點的組合。名稱后加m.n

9、,m,n 均為正數(shù)，大小不規(guī)定。如address0.74）文件名稱 :任何字符，32字符，擴展名為.bdf。仿真波形文件的擴展名為.vwf.元件符號圖文件的擴展名為.sym5）項目名稱 :項目內(nèi)相同程序的不同類型文件，名稱相同，擴展名不同；功能不同的可用不同文件名，但項目名稱必須與最高層的電路設計文件名稱相同。2、原理圖底層電路設計：原理圖由若干個元件組合而成，當有些元件是多個簡單元件的組合電路時，為了精確仿真組合元件的特性，必須單獨設計組合元件的原理圖設計，這種設計稱為底層電路設計。3、原理圖頂層電路設計：當所有的底層元件多設計完畢并生成包裝好的單一元件后，再設計一個總原理圖，把所有的底層元

10、件調(diào)出來，進行導線連接、仿真、編程下載，這種設計稱為頂層電路設計。4、分層設計的好處：增強設計的可讀性，避免在設計中出現(xiàn)大量復雜的組合邏輯影響檢查和測試效率有利于進行模塊復制，需要復制的電路模塊可以先封裝成底層元件，再在頂層設計中重復調(diào)用5、分層設計的要點在底層文件設計完成后執(zhí)行File|Create Default Symbol 命令并編譯（quartus II自動完成）在頂層文件中，調(diào)用底層設計時頂層文件不能與底層文件名字相同6、用Quartus II圖形編輯方式生成的圖形文件的擴展名為.gdf或.bdf。建立工程目錄的需注意：文件的路徑不能包含漢字，不能用空格保存的文件名不要和庫文件名相

11、同，如and2、7402等等 7、設置仿真終止時間的意義：規(guī)定何時終止施加輸入向量。8、設置仿真柵格單位的意義：規(guī)定每個柵格的最小時間單位 ，時間值顯示在每個柵格豎線的上方。仿真柵格單位是設置時鐘周期的最小單位，即時鐘周期最小等于柵格單位，最大等于柵格單位的倍數(shù)。9、在波形文件存盤操中，系統(tǒng)自動將波形文件名設置設計文件名同名，但文件類型是.vwf。鎖定引腳后還需要對設計文件重新編譯，產(chǎn)生設計電路的下載文件（.sof）。10、分配引線端子后一定要重新編譯；同理，對原理圖做任何修改后，也一定要重新編譯11、quartus II中各種類型文件后綴名:工程名.qpf 原理圖.bdf 波形仿真文件.vw

12、f VHDL源文件.vhd 底層文件生成的符號文件.bsf 下載文件 .pof for cpld .sof for fpga第四章1、什么是VHDL：Very high speed integrated Hardware Description Language (VHDL)超高速集成電路VHSIC）硬件描述語言2、常用硬件描述語言：常用硬件描述語言有VHDL、Verilog和ABEL語言。對比：(1) 邏輯描述層次：層次由高到低依次可分為行為級、RTL級和門電路級；VHDL語言是一種高級描述語言，適用于行為級和RTL級的描述，最適于描述電路的行為；Verilog語言和ABEL語言是一種較低級

13、的描述語言，適用于RTL級和門電路級的描述，最適于描述門級電路。 (2) 設計要求：VHDL進行電子系統(tǒng)設計時可以不了解電路的結構細節(jié)，設計者所做的工作較少；Verilog和ABEL語言進行電子系統(tǒng)設計時需了解電路的結構細節(jié)，設計者需做大量的工作。(3) 綜合過程：VHDL語言源程序的綜合通常要經(jīng)過行為級RTL級門電路級的轉(zhuǎn)化，而Verilog語言和ABEL語言源程序的綜合經(jīng)過RTL級門電路級的轉(zhuǎn)化。(4) 對綜合器的要求：VHDL描述語言層次較高，不易控制底層電路，因而對綜合器的性能要求較高，Verilog和ABEL對綜合器的性能要求較低。3、VHDL的特點：VHDL主要用于描述數(shù)字系統(tǒng)的結

14、構、行為、功能和接口。(1) 與其他的硬件描述語言相比，VHDL具有更強的行為描述能力。(2) VHDL具有豐富的仿真語句和庫函數(shù)。 (3) 用VHDL完成一個確定的設計，可以利用EDA工具進行邏輯綜合和優(yōu)化，并自動把VHDL描述設計轉(zhuǎn)變成門級網(wǎng)表。(4) VHDL對設計的描述具有相對獨立性。(5) 由于VHDL具有類屬描述語句和子程序調(diào)用等功能。 (6) VHDL的生命周期長，移植性好。4、VHDL程序設計約定：語句結構描述中方括號“ ”內(nèi)的內(nèi)容為可選內(nèi)容。 程序文字的大小寫是不加區(qū)分的。 程序中的注釋使用雙橫線“-”。 層次縮進格式：同一層次的對齊，低層次的較高層次的縮進兩個字符。 各個源

15、程序文件的命名均與其實體名一致。 保存的位置一定不能放在根目錄下。5、VHDL的基本結構：注意：實體名實際上是器件名，最好用相應功能來確定，如counter4b，adder8b。注意不能用prim等庫的元件注意：In 信號只能被引用,不能被賦值out 信號只能被賦值,不能被引用buffer 信號可以被引用,也可以被賦值簡單地說= 或 : = In端口 out端口 = 或 : = buffer端口 = 或 : = buffer端口6、結構體(ARCHITECTURE) 結構體(ARCHITECTURE)是設計實體的一個重要部分，結構體將具體實現(xiàn)一個實體。每一個實體都有一個或一個以上的結構體，每個

16、結構體對應著實體不同結構和算法實現(xiàn)方案，其間的各個結構體的地位是同等的，它們完整地實現(xiàn)了實體的行為。 實體與結構體的關系：一個設計實體可有多個結構體，代表實體的多種實現(xiàn)方式。各個結構體的地位相同。 注：實體名必須是所在設計實體的名字，而結構體名可以由設計者自己選擇，但當一個實體具有多個結構體時，同一實體的結構體不能同名。7、功能描述語句結構 功能描述語句結構可以含有五種不同類型的、以并行方式工作的語句結構。各語句結構的基本組成和功能分別是： (1) 塊語句是由一系列并行執(zhí)行語句構成的組合體。 (2) 進程語句定義順序語句模塊. (3) 信號賦值語句將設計實體內(nèi)的處理結果向定義的信號或界面端口進

17、行賦值。 (4) 子程序調(diào)用語句用于調(diào)用一個已設計好的子程序。 (5) 元件例化語句對其他的設計實體作元件調(diào)用說明。 8、CASE語句：表達真值表CASEISWHEN；END CASE;9、元件例化語句 COMPONENT 元件名PORT(端口名表);END COMPONENT;10、并置操作符：“ & ”11、BUFFER并非是一種特殊的硬件端口結構，只是一種功能描述，作為內(nèi)部輸出信號可以反饋到實體內(nèi)部。第五章 1、信號與變量的區(qū)別：信號最后一次賦值才有效library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.

18、all;entity tvs isport( a,b,c : in std_logic_vector( 3 downto 0);x,y : out std_logic_vector(3 downto 0);end tvs;architecture tvs_arch of tvs issignal d : std_logic_vector(3 downto 0);beginprocess(a,b,c) begin d=a;x=b+d;d=c;y=b+d;end process; 運行結果為： x=b+c; y= b+c;process (a,b,c)variable d: std_logic_v

19、ector(3 downto 0);begind :=a;x =b+d;d :=c;y =b+d;end process;運行結果為： x = b+a; y = b+c;2、邏輯運算： SIGNAL a ，b，c : STD_LOGIC_VECTOR (3 DOWNTO 0) ； SIGNAL d，e，f，g : STD_LOGIC_VECTOR (1 DOWNTO 0) ； SIGNAL h，i，j，k : STD_LOGIC ； SIGNAL l，m，n，o，p : BOOLEAN ； . a=b AND c; -b、c相與后向a賦值 d=e OR f OR g ; -兩個操作符or相同，

20、不需要加括號 h=(i NAND j)NAND k ; -NAND不屬于AND,OR,NOR之中的一種，必須加括號 l=(m XOR n)AND(o XOR p); -操作符不同，必須加括號 h=i AND j AND k ; -操作符相同，不必加括號 h=i AND j OR k ; -操作符不同，未加括號，表達錯誤 a=b AND e ; -b，e的位矢長度不一致，表達錯誤 h 語句A；WHEN 值2= 語句B；.WHEN OTHERS= 語句C；END CASE FOR 循環(huán)FOR循環(huán)語句的一般形式為：循環(huán)標號： FOR 循環(huán)變量 IN 循環(huán)次數(shù)范圍 LOOP 順序處理語句BEGIN P

21、ROCESS(a) BEGIN tmp=0; FOR n IN 0 TO 7 LOOP-FOR循環(huán)語句 tmp=tmp XOR a(n); END LOOP; y=tmp; END PROCESS;END behave;【例5-11】-8位奇偶校驗電路LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY p_check IS PORT(a: IN STD_LOGIC_VECTOR(7 DOWNTO 0); y: OUT STD_LOGIC);END p_check;ARCHITECTURE behave OF p_check IS SIGNAL tmp

22、: STD_LOGIC; END LOOP循環(huán)標號；Y=0 偶數(shù)個1Y=1 奇數(shù)個1 6、VHDL并行語句：其執(zhí)行方式與書寫的順序無關。在執(zhí)行中，并行語句之間可以有信息往來，也可以是互為獨立、互不相關、異步運行的。每一并行語句內(nèi)部的語句運行方式可以有2種不同的方式，即并行執(zhí)行方式(如塊語句)和順序執(zhí)行方式(如進程語句)。并行語句主要有7種： 進程語句(PROCESS STATEMENTS)； 塊語句(BLOCK STATEMENTS)； 并行信號賦值語句(CONCURRENT SIGNAL ASSIGNMENTS)； 條件信號賦值語句(SELECTED SIGNAL ASSIGNMENTS)；

23、 元件例化語句(COMPONENT INSTANTIATIONS)； 生成語句(GENERATE STATEMENTS)； 并行過程調(diào)用語句(CONCURRENT PROCEDURE CALLS)。7、 進程語句PROCESS語句格式 進程標號：PROCESS（敏感信號參數(shù)表）IS 進程說明部分 BEGIN 順序描述語句 END PROCESS進程標號； PROCESS語句的組成 PROCESS語句結構是由3個部分組成的，即進程說明部分、順序描述語句部分和敏感信號參數(shù)表。 (1) 進程說明部分主要定義一些局部量，可包括數(shù)據(jù)類型、常數(shù)、屬性、子程序等。但需注意，在進程說明部分中不允許定義信號和共

24、享變量。 (2) 順序描述語句部分可分為賦值語句、進程啟動語句、子程序調(diào)用語句、順序描述語句和進程跳出語句等。 (3) 敏感信號參數(shù)表需列出用于啟動本進程可讀入的信號名(當有WAIT語句時例外)。 敏感信號表的特點：（1）、同步進程的敏感信號表中只有時鐘信號。（2）、異步進程敏感信號表中除時鐘信號外，還有其它信號。進程語句有如下特點：（3）、如果有 wait 語句，則不允許有敏感信號表。(1)可以和其它進程語句同時執(zhí)行，并可以存取結構體和實體中所定義的信號；(2)進程中的所有語句都按照順序執(zhí)行；(3)為啟動進程，在進程中必須包含一個敏感信號表或WAIT語句；(4)進程之間的通信是通過信號量來實

25、現(xiàn)的。 IF(SELX=0)THEN temp=a; ELSE temp=b; END IF;END PROCESS p_a;p_b:PROCESS(temp,c,sely) BEGIN IF (sely=0) THEN data_out=temp; ELSE data_out=c; END IF;END PROCESS p_b;END ex;8、畫出下面程序的信號圖：ENTITY mul IS PORT(a,b,c,selx,sely:IN BIT; data_out:OUT BIT);END mul;ARCHITECTURE ex OF mul ISSIGNAL temp:BIT;BEGI

26、Np_a:PROCESS(a,b,selx) BEGIN并行信號賦值語句：1、 簡單信號賦值語句：信號賦值目標=表達式;2、 條件信號賦值語句：賦值目標=表達式1 WHEN 賦值條件1 ELSE 表達式2 WHEN 賦值條件2 ELSE . 表達式n；3、 選擇信號賦值語句：WITH 選擇表達式 SELECT 賦值目標信號= 表達式1 WHEN 選擇值1, 表達式2 WHEN 選擇值2, . 表達式n WHEN 選擇值n； 注意： 選擇信號賦值語句本身不能在進程中應用，但其功能卻與進程中的CASE語句的功能相似。 選擇信號語句中也有敏感量，即關鍵詞WITH旁的選擇表達式。 選擇信號賦值語句不允

27、許有條件重疊現(xiàn)象，也不允許存在條件涵蓋不全的情況，為了防止這種情況出現(xiàn)，可以在語句的最后加上“表達式WHEN OTHERS”子句。 另外，選擇信號賦值語句的每個子句是以“，”號結束的，只有最后一個子句才是以“；”號結束。用case語句實現(xiàn)下面程序功能： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY decoder IS PORT(a,b,c:IN STD_LOGIC; data1,data2:IN STD_LOGIC; dataout:OUT STD_LOGIC); END

28、decoder; ARCHITECTURE concunt OF decoder IS SIGNAL instruction: STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN instruction=c&b&a; WITH instruction SELECT dataout=data1 AND data2 WHEN 000, data1 OR data2 WHEN 001, data1 NAND data2 WHEN 010, data1 NOR data2 WHEN 011, data1 XOR data2 WHEN 100, data1 XNOR data2 WH

29、EN 101, Z WHEN OTHERS; END concunt;原件例化語句：包含元件定義和元件例化兩部分:(1) COMPONENT語句可以在結構體（ARCHITECTURE）、程序包（PACKAGE）和塊（BLOCK）的說明中使用；GENERIC用于該元件的可變參數(shù)的代入和賦值；PORT則說明該元件的輸入輸出端口的信號規(guī)定；(2) COMPONENT語句分為“元件定義”和“元件例化”兩部分；“元件定義”完成元件的“封裝”，“元件例化”完成電路板上的元件“插座”的定義，“例化名”（標號名）相當于“插座名”是不可缺少的。(3) （信號，）部分完成“元件”引腳與“插座”引腳的連接“關聯(lián)”元

30、件聲明：對所調(diào)用的較低層次的實體模塊（元件）的名稱、類屬參數(shù)、端口類型、數(shù)據(jù)類型的聲明。語法：component 元件名 is generic (類屬聲明)； port (端口聲明)；end component 元件名 ;元件的例化：把低層元件安裝（調(diào)用）到當前層次設計實體內(nèi)部的過程。端口映射方式：名稱關聯(lián)方式 、位置關聯(lián)方式4位移位寄存器-元件例化語句ENTITY shifter IS PORT(din,clk:IN BIT; dout:OUT BIT);END shifter;ARCHITECTURE a OF shifter IS COMPONENT dff PORT(d,clk:IN BIT; q:OUT BIT); END COMPONENT;SIGNAL d:BIT_VECTOR(0 TO 4);例題： BEG