1、1、同步電路和異步電路的區別是什么？（仕蘭微電子） 解答：同步電路是說電路里的時鐘相互之間是同步的，同步的含義不只局限于同一個clock，而是容許有多個clock，這些clock的周期有倍數關系并且相互之間的相位關系是固定的就可以，比如，10ns, 5ns, 2.5ns 三個clock的電路是同步電路。我們現在的綜合，sta都是針對同步電路的。異步電路是指clock之間沒有倍數關系或者相互之間的相位關系不是固定的，比如5ns, 3ns 兩個clock是異步的。異步電路無法作真正意義上的綜合及sta，如果在同步電路里夾雜有異步電路，就set_flase_path。所以異步電路只有靠仿真來檢查電路

2、正確與否。異步電路主要是組合邏輯電路，用于產生地址譯碼器、或的讀寫控制信號脈沖，但它同時也用在時序電路中，此時它沒有統一的時鐘，狀態變化的時刻是不穩定的，通常輸入信號只在電路處于穩定狀態時才發生變化。也就是說一個時刻允許一個輸入發生變化，以避免輸入信號之間造成的競爭冒險。電路的穩定需要有可靠的建立時間和持時間，待下面介紹。 同步電路是由時序電路(寄存器和各種觸發器)和組合邏輯電路構成的電路，其所有操作都是在嚴格的時鐘控制下完成的。這些時序電路共享同一個時鐘，而所有的狀態變化都是在時鐘的上升沿(或下降沿)完成的。比如觸發器，當上升延到來時，寄存器把端的電平傳到輸出端。 下面介紹一下建立保持時間的

3、問題。建立時間()是指在觸發器的時鐘上升沿到來以前，數據穩定不變的時間。如果建立時間不夠，數據將不能在這個時鐘上升沿被打入觸發器；保持時間()是指在觸發器的時鐘上升沿到來以后，數據穩定不變的時間。如果保持時間不夠，數據同樣不能被打入觸發器。數據穩定傳輸必須滿足建立時間和保持時間的要求，否則電路就會出現邏輯錯誤。 在同步電路設計中一般采用d觸發器，異步電路設計中一般采用latch。2、什么是同步邏輯和異步邏輯？（漢王筆試） 解答：同步邏輯是時鐘之間有固定的因果關系。異步邏輯是各時鐘之間沒有固定的因果關系。 答案應該與上面問題一致補充：同步時序邏輯電路的特點 各觸發器的時鐘端全部連接在一起，并接在

4、系統時鐘端，只有當時鐘脈沖到來時，電路的狀態才能改變。改變后的狀態將一直保持到下一個時鐘脈沖的到來，此時無論外部輸入 x 有無變化，狀態表中的每個狀態都是穩定的。 異步時序邏輯電路的特點 電路中除可以使用帶時鐘的觸發器外，還可以使用不帶時鐘的觸發器和延遲元件作為存儲元件，電路中沒有統一的時鐘，電路狀態的改變由外部輸入的變化直接引起。3、什么是線與邏輯，要實現它，在硬件特性上有什么具體要求？（漢王筆試）解答：線與邏輯是兩個輸出信號相連可以實現與的功能。在硬件上，要用oc門來實現，由于不用 oc門可能使灌電流過大，而燒壞邏輯門。 同時在輸出端口應加一個上拉電阻。 4、什么是setup 和holdu

5、p時間？（漢王筆試） 5、setup和holdup時間,區別.（南山之橋） 6、解釋setup time和hold time的定義和在時鐘信號延遲時的變化。（未知） 7、解釋setup和hold time violation，畫圖說明，并說明解決辦法。（威盛via 2003.11.06 上海筆試試題） 解答：setup/hold time 是測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間是指觸發 器的時鐘信號上升沿到來以前，數據穩定不變的時間。輸入信號應提前時鐘上升沿（如上升沿有效）t時間到達芯片，這個t就是建立時間-setup time.如不滿足setup time,這個數據就不能被這

6、一時鐘打入觸發器，只有在下一個時鐘上升沿，數據才能被打入觸發器。 保持時間是指觸發器的時鐘信號上升沿到來以后，數據穩定不變的時間。如果hold time 不夠，數據同樣不能被打入觸發器。 建立時間(setup time)和保持時間（hold time）。建立時間是指在時鐘邊沿前，數據信 號需要保持不變的時間。保持時間是指時鐘跳變邊沿后數據信號需要保持不變的時間。如果不滿足建立和保持時間的話，那么dff將不能正確地采樣到數據，將會出現 metastability的情況。如果數據信號在時鐘沿觸發前后持續的時間均超過建立和保持時 間，那么超過量就分別被稱為建立時間裕量和保持時間裕量。 8、說說對數字

7、邏輯中的競爭和冒險的理解，并舉例說明競爭和冒險怎樣消除。（仕蘭微 電子） 9、什么是競爭與冒險現象？怎樣判斷？如何消除？（漢王筆試） 解答：在組合邏輯中，由于門的輸入信號通路中經過了不同的延時，導致到達該門的時間不一致叫競爭。產生毛刺叫冒險。如果布爾式中有相反的信號則可能產生競爭和冒險現象。解決方法：一是添加布爾式的消去項，二是在芯片外部加電容。 10、你知道那些常用邏輯電平？ttl與coms電平可以直接互連嗎？（漢王筆試） 解答：常用邏輯電平：12v，5v，3.3v；ttl和cmos不可以直接互連，由于ttl是在0.3-3.6v之間，而cmos則是有在12v的有在5v的。cmos輸出接到tt

8、l是可以直接互連。ttl接到cmos需要在輸出端口加一上拉電阻接到5v或者12v。 11、如何解決亞穩態。（飛利浦大唐筆試） 解答：亞穩態是指觸發器無法在某個規定時間段內達到一個可確認的狀態。當一個觸發器進入亞穩態時，既無法預測該單元的輸出電平，也無法預測何時輸出才能穩定在某個正確的電平上。在這個穩定期間，觸發器輸出一些中間級電平，或者可能處于振蕩狀態，并且這種無用的輸出電平可以沿信號通道上的各個觸發器級聯式傳播下去。 12、ic設計中同步復位與 異步復位的區別。（南山之橋） 解答：1）同步復位和異步復位在fpga的實現與所選的器件有關。有些器件里的觸發器本身就具有同步/異步復位端，在這樣的器

9、件中，異步復位和同步復位在走線上是沒有區別的。區別只在于是否與時鐘有關。在這樣的器件中，只要不是在復位一結束信號（例如多位的計數器）的值就發生跳變，應該是沒有影響的。（2）如果器件只能完成異步復位，那同步復位實際上是由邏輯完成的。在這種情況下，有可能增加你的邏輯資源。（3）如果想采用異步復位，又想避免復位結束時，有些觸發器處于復位狀態，有些觸發器處于工作狀態的情況（由于skew造成），可以在復位輸入的起始路徑上加入一級d觸發器。并限制同步后復位信號的max_delay。總之，需要根據你的應用情況選用不同的復位形式。13、moore 與 meeley狀態機的特征。（南山之橋） 解答：moore型

10、狀態機的轉向只取決于當前的狀態，meeley型不同。moore型狀態機的輸出信號是直接由狀態寄存器譯碼得到，而mealy型狀態機則是以現時的輸入信號結合即將變成次態的現態，編碼成輸出信號moore狀態機的輸出只與有限狀態自動機的當前狀態有關，與輸入信號的當前值無關。 moore有限狀態機在時鐘clock脈沖的有效邊沿后的有限個門延后，輸出達到穩定值。即使在一個時鐘周期內輸入信號發生變化,輸出也會在一個完整的時鐘周期內保持穩定值而不變。輸入對輸出的影響要到下一個時鐘周期才能反映出來。moore有限狀態機最重要的特點就是將輸入與輸出信號隔離開來。 14、多時域設計中,如何處理信號跨時域。（南山之橋

11、） 解答：多時鐘域的設計中，對于信號跨時域的處理這里可以采用乒乓操作的方法來進行。乒乓操作的處理流程為：輸入數據流通過“輸入數據選擇單元”將數據流等時分配到兩個數據緩沖區，數據緩沖模塊可以為任何存儲模塊，比較常用的存儲單元為雙口ram(dpram)、單口ram(spram)、fifo等。在第一個緩沖周期，將輸入的數據流緩存到“數據緩沖模塊1”；在第2個緩沖周期，通過“輸入數據選擇單元”的切換，將輸入的數據流緩存到“數據緩沖模塊2”，同時將“數據緩沖模塊1”緩存的第1個周期數據通過“輸入數據選擇單元”的選擇，送到“數據流運算處理模塊”進行運算處理；在第3個緩沖周期通過“輸入數據選擇單元”的再次切

12、換，將輸入的數據流緩存到“數據緩沖模塊1”，同時將“數據緩沖模塊2”緩存的第2個周期的數據通過“輸入數據選擇單元”切換，送到“數據流運算處理模塊”進行運算處理。如此循環。 乒乓操作的最大特點是通過“輸入數據選擇單元”和“輸出數據選擇單元”按節拍、相互配合的切換，將經過緩沖的數據流沒有停頓地送到“數據流運算處理模塊”進行運算與處理。把乒乓操作模塊當做一個整體，站在這個模塊的兩端看數據，輸入數據流和輸出數據流都是連續不斷的，沒有任何停頓，因此非常適合對數據流進行流水線式處理。所以乒乓操作常常應用于流水線式算法，完成數據的無縫緩沖與處理。 乒乓操作的第二個優點是可以節約緩沖區空間。還有一種方法，fi

13、fo一般用于不同時鐘域之間的數據傳輸，比如fifo的一端時ad數據采集，另一端時計算機的pci總線，假設其ad采集的速率為16位 100k sps，那么每秒的數據量為100k16bit=1.6mbps,而pci總線的速度為33mhz，總線寬度32bit,其最大傳輸速率為1056mbps,在兩個不同的時鐘域間就可以采用fifo來作為數據緩沖。另外對于不同寬度的數據接口也可以用fifo，例如單片機位8位數據輸出，而dsp可能是16位數據輸入，在單片機與dsp連接時就可以使用fifo來達到數據匹配的目的。15、給了reg的setup,hold時間，求中間組合邏輯的delay范圍。（飛利浦大唐筆試）

14、解答：delay q,還有 clock的delay,寫出決定最大時鐘的因素，同時給出表達式。（威盛via 2003.11.06 上海筆試試題）18、說說靜態、動態時序模擬的優缺點。（威盛via 2003.11.06 上海筆試試題）19、一個四級的mux,其中第二級信號為關鍵信號 如何改善timing。（威盛via 2003.11.06 上海筆試試題）20、給出一個門級的圖，又給了各個門的傳輸延時，問關鍵路徑是什么，還問給出輸入， 使得輸出依賴于關鍵路徑。（未知）21、邏輯方面數字電路的卡諾圖化簡，時序（同步異步差異），觸發器有幾種（區別，優 點），全加器等等。（未知）22、卡諾圖寫出邏輯表達式

15、。（威盛via 2003.11.06 上海筆試試題）23、化簡f(a,b,c,d)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛）24、please show the cmos inverter schmatic,layout and its cross sectionwith p- well process.plot its transfer curve (vout-vin) and also explain the operation region of pmos and nmos for each segment of the transfer curve? （

16、威 盛筆試題circuit design-beijing-03.11.09） 25、to design a cmos invertor with balance rise and fall time,please define the ration of channel width of pmos and nmos and explain? 26、為什么一個標準的倒相器中p管的寬長比要比n管的寬長比大？（仕蘭微電子）27、用mos管搭出一個二輸入與非門。（揚智電子筆試）28、please draw the transistor level schematic of a cmos 2 input

17、 and gate and explain which input has faster response for output rising edge.(less delay time)。（威盛筆試題circuit design-beijing-03.11.09）29、畫出not,nand,nor的符號，真值表，還有transistor level的電路。（infineon筆 試）解答：略。30、畫出cmos的圖，畫出tow-to-one mux gate。（威盛via 2003.11.06 上海筆試試題）31、用一個二選一mux和一個inv實現異或。（飛利浦大唐筆試）32、畫出y=a*b+

18、c的cmos電路圖。（科廣試題）33、用邏輯們和cmos電路實現ab+cd。（飛利浦大唐筆試）34、畫出cmos電路的晶體管級電路圖，實現y=a*b+c(d+e)。（仕蘭微電子）35、利用4選1實現f(x,y,z)=xz+yz。（未知）36、給一個表達式f=xxxx+xxxx+xxxxx+xxxx用最少數量的與非門實現（實際上就是化簡）。 解答：好好復習狀態圖的化簡。37、給出一個簡單的由多個not,nand,nor組成的原理圖，根據輸入波形畫出各點波形。（infineon筆試）38、為了實現邏輯（a xor b）or （c and d），請選用以下邏輯中的一種，并說明為什么？1）inv 2）

19、and 3）or 4）nand 5）nor 6）xor 答案：nand，不知道如何解答。39、用與非門等設計全加法器。（華為）解答：略。40、給出兩個門電路讓你分析異同。（華為）解答：略。41、用簡單電路實現，當a為輸入時，輸出b波形為（仕蘭微電子）解答：略。42、a,b,c,d,e進行投票，多數服從少數，輸出是f（也就是如果a,b,c,d,e中1的個數比0 多，那么f輸出為1，否則f為0），用與非門實現，輸入數目沒有限制。（未知） 解答：我對此題的解答是認為做一個全加器，讓后把低兩位與然后或一個高位。module check(a,b,c,d,e,f)inputa,b,c,d,e;output

20、f;rega,b,c,d,e;regf;reg 2:0 z;assignz = a+b+c+d+e;always( )beginif( z 2)f=1;elsef=0;endendmodule;43、用波形表示d觸發器的功能。（揚智電子筆試） 解答：略。44、用傳輸門和倒向器搭一個邊沿觸發器。（揚智電子筆試） 解答：45、用邏輯們畫出d觸發器。（威盛via 2003.11.06 上海筆試試題） 解答：略。46、畫出dff的結構圖,用verilog實現之。（威盛） 解答：知道dff是d觸發器就好做多了。略。47、畫出一種cmos的d鎖存器的電路圖和版圖。（未知） 48、d觸發器和d鎖存器的區別。

21、（新太硬件面試） 解答：是邊緣觸發的也是就取上升沿來的時候的值latch 是為高電平的時候就是透明的49、簡述latch和filp-flop的異同。（未知） 解答：如4850、latch和dff的概念和區別。（未知） 解答：如48。51、latch與register的區別,為什么現在多用register.行為級描述中latch如何產生的。（南山之橋） 解答：應為latch為電平觸發，容易產生毛刺干擾。52、用d觸發器做個二分頻的電路.又問什么是狀態圖。（華為） 53、請畫出用d觸發器實現2倍分頻的邏輯電路？（漢王筆試） 54、怎樣用d觸發器、與或非門組成二分頻電路？（東信筆試） 解答：二分頻電

22、路即是d觸發器的反相輸出接入輸入即可。55、how many flip-flop circuits are needed to divide by 16? (intel) 16分頻？ 解答：4個56、用filp-flop和logic-gate設計一個1位加法器，輸入carryin和current-stage，輸出 carryout和next-stage. （未知） 解答：略。57、用d觸發器做個4進制的計數。（華為） 解答：略。58、實現n位johnson counter,n=5。（南山之橋） 解答：下面的verilog代碼描述了一個異步復位的johnson counter.module jo

23、hnson(clk,clr,out);input clk,clr;output4:0 out;reg4:0 out;always (posedge clk or posedge clr) beginif (clr) out= 5h0; elsebegin out= out 1; out0= out4;endendendmodule 59、用你熟悉的設計方式設計一個可預置初值的7進制循環計數器，15進制的呢？（仕蘭微電子） 解答：60、數字電路設計當然必問verilog/vhdl，如設計計數器。（未知） 解答：略。61、blocking nonblocking 賦值的區別。（南山之橋） 解答：首

24、先這兩個詞的意思是阻塞和非阻塞。這兩種賦值的形式直接影響著你在設計中是否出現了鎖存的現象or出現了觸發器。阻塞賦值（），它在使用后立即賦值，使用在組合邏輯電路中。非阻塞賦值（=），它的賦值在下次的時鐘脈沖到來時賦值，使用在時序邏輯電路中。在verilog中推薦使用非阻塞賦值。62、寫異步d觸發器的verilog module。（揚智電子筆試） 解答：module dff8(clk , reset, d, q); input clk; input reset; input 7:0 d; output 7:0 q; reg 7:0 q; always (posedge clk or posedge

25、 reset) if(reset) q = 0; else q = d; endmodule 63、用d觸發器實現2倍分頻的verilog描述？ （漢王筆試） 解答：module divide2( clk , clk_o, reset); input clk , reset; output clk_o; wire in; reg out ; always ( posedge clk or posedge reset) if ( reset) out = 0; else out = in; assign in = out; assign clk_o = out; endmodule 64、可編程

26、邏輯器件在現代電子設計中越來越重要，請問：a) 你所知道的可編程邏輯器件有哪些？ b) 試用vhdl或verilog、able描述8位d觸發器邏輯。（漢王筆試）解答：pal，pld，cpld，fpga。 module dff8(clk , reset, d, q); input clk; input reset; input d; output q; reg q; always (posedge clk or posedge reset) if(reset) q = 0; else q = d; endmodule 65、請用hdl描述四位的全加法器、5分頻電路。（仕蘭微電子） 解答：四位全加

27、器的描述：module add4( a,b,c,d,q,cp,clk,clr);inputa,b,c,d,clk,clr;outputq,cp;reg a,b,c,d;wire3:0q;wirecp;reg4:0 qout;always(posedge clk or negedge clr )beginif(clr)qout = 0;elseqout = a+b+c+d;endq = qout3:0;cp = qout4;endmodule5分頻電路的設計：module5div(clkin,clkout,clr)inputclkin,clr;outputclkout;regclkin,clr,

28、clkout;reg2:0 count;always( posedge clkin or negedge clr )beginif(clr)clkout = 0;elsebeginif(count = 3h5)beginclkout = 0;count = 0;endelsebeginclkout = 1;count = count + 1;endendendendmodule66、用verilog或vhdl寫一段代碼，實現10進制計數器。（未知） 解答：略。67、用verilog或vhdl寫一段代碼，實現消除一個glitch。（未知） 解答：68、一個狀態機的題目用verilog實現（不過這

29、個狀態機畫的實在比較差，很容易誤解的）。（威盛via 2003.11.06 上海筆試試題） 解答：略。無圖。69、描述一個交通信號燈的設計。（仕蘭微電子） 解答：(1) 在交通燈控制電路jtdkz的設計中，利用狀態機非常簡潔地實現了對主、支干道指示燈的控制和有關單元電路的使能控制。 (2) 在定時單元cnt45s和cnt25s的設計中，根據設計要求需進行減計數，但本設計中卻使用的是加法計數，只是在將計數結果轉換成兩位bcd碼時，將計數的最小值對應轉換成顯示定時的最大值，計數值加1時，轉換的顯示值減1，依此類推。70、畫狀態機，接受1，2，5分錢的賣報機，每份報紙5分錢。（揚智電子筆試） 71、

30、設計一個自動售貨機系統，賣soda水的，只能投進三種硬幣，要正確的找回錢 數。 （1）畫出fsm（有限狀態機）；（2）用verilog編程，語法要符合fpga設計 的要求。（未知） 72、設計一個自動飲料售賣機，飲料10分錢，硬幣有5分和10分兩種，并考慮找零：（1） 畫出fsm（有限狀態機）；（2）用verilog編程，語法要符合fpga設計的要求；（3）設計 工程中可使用的工具及設計大致過程。（未知） 73、畫出可以檢測10010串的狀態圖,并verilog實現之。（威盛） 74、用fsm實現101101的序列檢測模塊。（南山之橋） a為輸入端，b為輸出端，如果a連續輸入為1101則b輸出為1，否則為0。 例如a： 0001100110110100100110 b： 0000000000100100000000 請畫出state machine；請用rtl描述其state machine。（未知） 解答：只處理73；代碼的書寫是采用case語句來完成的。例如：modulecheck( clk,clr,s,q)inputclk,s,clr;outputq;regclk,s,clr;regq;re