1、 學習要點學習要點 了解了解EDAEDA技術的發展概況技術的發展概況 了解簡單可編程邏輯器件的構造和工作原理了解簡單可編程邏輯器件的構造和工作原理 掌握用掌握用PROMPROM和和PLAPLA實現組合邏輯函數的方法實現組合邏輯函數的方法 了解高密度可編程邏輯器件的構造及應用了解高密度可編程邏輯器件的構造及應用 11.1 是指以計算機硬件和系統軟件為基 本工作平臺，利用PLD器件和EDA開發工具， 在計算機上完成電路的功能設計、邏輯設計、 性能分析、時序測試直至印刷電路板（簡稱 PCB）的自動設計。 集成電路技術方面：1958年出現了第一塊數字集成電路。20世 紀60年代初出現了小規模集成電路和

2、中規模集成電路。1967年， 數字集成電路跨入大規模集成電路時代，在一塊芯片上集成 1000個以上的晶體管。1977年出現了在一塊芯片上集成13萬個 晶體管的集成電路，從而使數字集成電路進入了超大規模集成 電路時代。1998年，數字集成電路達到了在一塊芯片上集成超 過一億個晶體管或基本單元的規模。 從20世紀70年代起，在集成電路版圖設計方面，出現了基于門 陣列和標準單元的計算機輔助設計工具；在系統設計方面，出 現了計算機輔助電路分析工具和邏輯綜合與優化工具，以及簡 單可編程邏輯器件。20世紀80年代出現了PCB自動布局布線工 具，標準的硬件描述語言HDL及其仿真工具，以及復雜可編程 邏輯器件

3、。20世紀90年代出現了可編程模擬電路，以及標準 HDL的綜合工具，電子設計才真正進入了自動化時期。進入21 世紀，又出現了可編程片上系統。 現代EDA技術的基本特征是采用高級語 言描述，具有系統級仿真和綜合能力。 與這些基本特征有關的技術有自頂向下 設計方法、硬件描述語言（HDL）、邏 輯綜合優化、開放性和標準化以及庫的 引入。 電子系統的仿真是用計算機模仿電子系統的實際工作情況。因 此，仿真時要在計算機上建立電子元件和模塊的功能模型，還 要將系統（電路）的構成描述給計算機。此外，設計工程師還 要為被仿真的電路設計適當的輸入信號，在計算機模擬結果出 來后要對其進行分析，從而判定電路正確與否。

4、根據設計驗證 的不同層次和要求，仿真分為系統仿真、邏輯仿真、時序仿真、 電路仿真等。 電子系統的綜合是將較高層次的描述轉換為由低層次便于實現 的模塊所裝配成的統一實體。綜合分高層綜合、邏輯綜合和版 圖綜合。高層綜合是從系統級（算法級）的行為（功能）描述 產生功能級的結構描述。邏輯綜合是將功能級描述轉化為邏輯 （門）級的描述。版圖綜合是在邏輯綜合完成后，由門級和電 路級向物理版圖描述的轉換，完成最終的布局布線。 電子系統的實現方式通常有通用集成電路、可編程器件和定制 集成電路3種方式。 輸入電路 與門陣列 或門陣列 輸入 輸出 輸入項與項或項 輸出電路 1&1 A B C DA B C D Y=

5、ACD Y=A+B+C A A A (a) 緩沖器畫法 (b) 與門畫法 (c) 或門畫法 PLD的基本結構的基本結構 PLD內部電路的簡化畫法內部電路的簡化畫法 11 A B Y1 Y2 11 & & & & 11 A B Y1 Y2 11 & & & & A A B B Y1 Y2 與陣列 或陣列 SPLD的分類的分類 分類與陣列或陣列輸出電路編程方式 PROM固定可編程固定熔絲 PLA可編程可編程固定熔絲 PAL可編程固定固定熔絲 GAL可編程固定可組態電可擦除 111 A2 A1 A0 D2 D1 D0 與陣列(固定) & & & & & & & & 1 1 1 或陣列(可編程) 例例

6、 用PROM實現下列一組函數 ABCCABBCACBAY ADACDCADABY ACCBBAY ABCDDABCABBAY 4 3 2 1 用PROM實現組合邏輯函數的方法與ROM相同，即首先列出要 實現的邏輯函數的真值表，然后再根據真值表畫出用PROM實 現這些邏輯函數的陣列圖。 真真 值值 表表 A B C DY1 Y2 Y3 Y4 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0

7、 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 1 0 0 0 1 0 0 0 1 0 1 0 1 0 1 1 0 0 0 1 0 1 0 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 陣陣 列列 圖圖 Y1 Y2 Y3 Y4 A A B B C C D D 111 I2 I1 I0 O2 O1 O0 與陣列(可編程) & & & & & & 1 1 1 或陣列(可編程) 用用PLA實現邏輯函數的基本原理是基于函實現邏輯函數的基本原理是基于函 數的最簡與或表達式，故數的最簡與或表達式，故首先需要將邏輯首先需要將邏輯 函數化為最

8、簡與或表達式，然后根據最簡函數化為最簡與或表達式，然后根據最簡 與或表達式畫出與或表達式畫出PLAPLA的陣列圖。的陣列圖。 例例 用PLA實現下列一組函數 ABCCABBCACBAY ADACDCADABY ACCBBAY ABCDDABCABBAY 4 3 2 1 化化 簡簡 CAABY ADACABY ACBY AY 4 3 2 1 陣陣 列列 圖圖 A A B B C C D D Y1 Y2 Y3 Y4 111 I3 I2 I1 I0 O3 O2 O1 O0 與陣列(可編程) & 1 或陣列(固定) 1 & & & & & & & & & & & & & & & 1 1 1 1I3 O

9、3 & & & & 1 1 1 I2 I1 I0 1 1 1 1 O2 O1 O0 專專 用用 輸輸 出出 結結 構構 1I 輸入 O & 1 可可 編編 程程 I/I/ O O 結結 構構 1I 輸入、 反饋及 I/O I/O & 1 1 1 EN 帶反饋的寄存器結構帶反饋的寄存器結構 1I 輸入、 反饋及 I/O I/O & 1 1 1 EN D Q C Q 異或型輸出結構異或型輸出結構 I/O & 1I 1 輸入、 反饋及 I/O 1 1 EN D Q C Q =1 例例 如圖所示為用PAL實現的一組組合邏輯函數，試寫出該 組邏輯函數的表達式。 1A Y3 & & & & 1 1 1 B

10、 C D 1 1 1 1 Y2 Y1 Y0 解解 根據如圖所示PAL與陣列的編程情況可知，函數Y3是由4個 與項相加組成的，這4個與項分別為ABC、BCD、ACD和ABD， 所以函數Y3的表達式為： ABDACDBCDABCY 3 同理，函數Y2是由3個與項、 和相加組成的，函數Y1是由 2個與項和相加組成的，函 數Y0是由個與項AB和相加 組成的，所以： BAABY BABAY DCBBAY 0 1 2 11 19 1 2 & 1 OLMC 1 18 1 3 & 1 OLMC 1 17 1 4 & 1 OLMC 1 16 1 5 & 1 OLMC 1 15 1 6 & 1 OLMC 1 14

11、 1 7 & 1 OLMC 1 13 1 8 & 1 OLMC 1 12 1 9 & 1 OLMC 1 1 OE C 0481216202428 11 (19) (18) (17) (16) (15) (14) (13) (12) 0 8 7 15 16 23 24 31 32 39 40 47 48 55 56 63 37111519232731 GAL器件在制造工藝上采用 了EECMOS工藝，可以反復 編程，且集成度比PAL有了 較大的提高，其與陣列的規 模大大超過了PAL，每個或 門的輸入端數增加到810 個，可實現較為復雜的邏輯 函數。在結構上，GAL不但 直接繼承了PAL器件的由一

12、個可編程與陣列驅動一個固 定或陣列的結構，而且還具 有可編程的輸出邏輯宏單元 （簡稱OLMC）。通過對 OLMC編程，可實現多種形 式的輸出，使用起來比PAL 更加靈活方便。 11 10 01 00 0 1 1 =1 D Q Q 0 1 1 UCC AC0AC1(m) AC1(n) I/O(n) 接與陣列反饋 COE OE C PTMUX TSMUX OMUX FMUX 1 & XOR(n) 接鄰級輸出(m) AC1(n) AC0 11 10 01 00 GAL16V8GAL16V8中中OLMCOLMC的結構的結構 OLMC 輸出狀態與結構控制字SYN、AC0、AC1(n)的關系 SYN AC

13、0 AC1(n)功 能說 明 0 1 0寄存器輸出純時序輸出 0 1 1組合與寄存器 混合輸出 本單元組合輸出，其他單元 至少一個寄存器輸出 1 0 0純組合輸出無內部反饋和使能控制 1 0 1純輸入方式輸入為 I/O(m)，三態門禁止 1 1 1組合輸出組合 I/O輸出，第一乘積項 控制輸出使能 CPLD基本上沿用了GAL的陣列結構，在一個器件內集成了多個 類似GAL的大模塊，大模塊之間通過一個可編程集中布線區連接 起來。在GAL中只有一部分引腳是可編程的（OLMC），其他引 腳都是固定的輸入腳。而在CPLD中，所有的信號引腳都可編程 ，既可做輸入，又可做輸出，故稱為I/O腳。 如圖所示給出

14、了一個典型CPLD的內部結構框圖。總布線區（GRP ）是一個二維的開關陣列，負責將輸入信號送入通用邏輯模塊， 并提供通用邏輯模塊之間的連接通路。在GRP兩側各有一個巨模 塊，每個巨模塊含8個通用邏輯模塊（GLB）、一個輸出布線區（ ORP）、一組輸入總線和16個輸入/輸出模塊（IOC）。 FPGA是由普通的門陣列（需在制造廠加工，又稱為掩膜門陣 列）發展而來的，其結構與CPLD大不相同，其內部含有成千 上萬個較小的邏輯單元，所以在布局上呈二維分布。要將如 此眾多的邏輯單元連接起來，需要豐富的連線資源，其布線 的難度和復雜性較高。 Xilinx公司的XC系列FPGA器件由可編程輸入/輸出模塊（簡

15、稱 IOB）、可編程邏輯模塊（簡稱CLB）和可編程連線資源（簡 稱PI）3種可編程邏輯單元組成。 CLBI/OB可編程內部連線 輸入緩沖器 OFF ON MUX2 D MUX1 I/O 輸出 三態控制 ST 輸入 輸出緩沖器 OE Q I/O 時鐘 輸 入 通 道 輸 出 通 道 XCXC系列系列FPGAFPGA的內部的內部 結構框圖結構框圖 可編程輸入可編程輸入/ /輸出輸出 模塊（模塊（I/OBI/OB） MUX1 組合 邏輯 電路 A B C D 輸入 輸出 X Y G F K 時鐘 D S R Q 存儲電路 XCXC系列系列FPGAFPGA的的CLBCLB結構結構 開關矩陣 開關矩陣

16、CLB B C K A D X Y CLB CLB CLB CLB CLB 直接連線 垂直通用連線垂直長線 水平通用連線 水平長線 XCXC系列系列FPGAFPGA的的PIPI連接方式連接方式 ：ISP技術采用EECMOS工藝，其編程數據 存儲在EEPROM中，通過電信號擦寫，無需專用的編程器就可 編程，可預先將器件安裝在電路板上，預留編程口（插座）， 用微機通過編程電纜就可以在線對器件編程，使用非常方便。 ISP技術采取了在信號引腳上增加三態門和增加編程接口與控 制電路兩項措施來實現在系統編程。 ：ICR技術采用SRAM工藝，在線寫入，無 需專用的寫入器。由于SRAM所存信息掉電時無法保存，

17、因此 每次通電都必須重新寫入編程數據，這類FPGA的編程稱為配 置。由于SRAM的寫入次數沒有限制，因此可無窮多次的配置。 FPGA有多種在線配置方式可分成被動配置和主動配置兩類。 ：反熔絲開關是由在多晶硅與擴散層之間夾有 特殊介質的可編程低阻元件構成的開關。未編程時多晶硅與擴 散層呈高阻狀態；在多晶硅和擴散層兩端加上編程電壓時介質 擊穿，多晶硅與擴散層導通。由于介質一旦被擊穿就無法還原， 所以這是一種一次性編程方法。 ：將所設計的電路以開發軟件要求的某種形式表達出 來，并輸入到相應的軟件中。主要包括原理圖輸入方式、硬件 描述語言輸入方式、高級設計輸入方式、波形設計輸入方式、 層次設計輸入方式

18、和底層設計輸入方式，最常用的是原理圖輸 入方式和硬件描述語言輸入方式兩種。 ：由EDA開發工具根據設計輸入文件自動生成用于器 件編程、波形仿真及延時分析等所需的數據文件。通常設計實 現是由EDA開發工具自動完成的，設計者只能通過設置一些控 制參數來控制設計實現過程。設計實現時主要完成優化和合并、 映射、布局和布線以及生成編程文件4個任務。 ：包括功能仿真和時序仿真兩部分，這一步通過功 能仿真器和時序分析器來完成，利用編譯器產生的數據文件 自動完成邏輯功能仿真和時序特性仿真。在仿真文件中加載 不同的激勵，可以觀察中間結果以及輸出波形。必要時，可 以返回設計輸入階段，修改設計輸入，最終達到設計要求

19、。 ：將設計階段生成的編程文件（熔絲圖文件或位流 文件）裝入到可編程器件中。由于器件編程需要滿足一定的 條件，如編程電壓、編程時序、編程算法等，因此，對于不 能進行在系統編程（ISP）的CPLD器件和不能在線配置 （ICR）的FPGA器件，需要編程專用設備（編程器）完成器 件編程。 ：在管理器窗口的FileProject菜單中選擇 Name項打開Project Name對話框，從Project Name對話框中 選擇適當的驅動器和目錄，鍵入項目名后點擊OK。 （1）打開原理圖編輯器。在管理器窗口的File 菜單中選擇 New打開New列表框。從New列表框中選擇Graphic Editor F

20、ile和.gdf項，然后點擊OK。此時便會出現一個原理圖編輯窗 口。 （2）輸入元件和模塊。在原理圖編輯窗口空白處雙擊鼠標左 鍵或在Symbol菜單中選擇Enter Symbol，打開Enter Symbol對 話框。從Enter Symbol對話框中選擇適當的庫及所需的器件 （模塊），然后點擊OK。這樣所選元件（模塊）就會出現在 編輯窗口。重復這一步，選擇需要的所有模塊。相同的模塊可 以采用復制的方法產生。用鼠標左鍵選中器件并按住左鍵拖動， 可以將模塊放到適當的位置。 （3）放置輸入、輸出引腳。輸入、輸出引腳的處理方法與元件 一樣。在原理圖編輯窗口空白處雙擊鼠標左鍵或在Symbol菜單中 選

21、擇Enter Symbol便打開了Enter Symbol對話框。在Symbol Name 框中鍵入input、output或bidir，分別代表輸入、輸出和雙向I/O。 點擊OK。這樣輸入或輸出引腳便會出現在編輯窗口中。重復這 一步產生所有的輸入和輸出引腳，也可以通過復制的方法得到所 有引腳。電源和地與輸入、輸出引腳類似，也作為特殊元件，采 用上述方法在Symbol Name中鍵入VCC（電源）或GND（地）， 即可使它們出現在編輯窗口中。 （4）連線。將電路圖中的兩個端口相連的方法：將鼠標指向一個 端口，鼠標箭頭會自動變成十字“+”。一直按住鼠標左鍵拖至另 一端口。放開左鍵，則會在兩個端口

22、間產生一根連線。連線時若 需要轉彎，則在轉折處松一下左鍵，再按住繼續移動。連線的粗 細通過點鼠標右鍵彈出菜單中的Line Style來選擇，粗線代表總線。 （5）輸入/輸出引腳和內部連線命名。輸入/輸出引腳命名：在引 腳的PIN-NAME位置雙擊鼠標左鍵，然后鍵入信號名。內部連線 的命名方法是：選中連線，然后鍵入信號名。總線的信號名一般 用Xn-1.0表示，其中的單個信號名為Xn-1、Xn-2、X0。 （6）保存文件。在File菜單中選擇Save As或Save，如是第一 次保存，需輸入文件名。 （7）建立默認的符號文件。在層次化設計中，如果當前編輯 的文件不是頂層文件，則往往需要為其產生一個

23、符號，將其打 包成一個模塊，以便在上層電路設計時加以引用。建立符號文 件的方法是，在File菜單中選擇Create Default Symbol項即可。 （1）打開文本編輯器。在管理器窗口的File 菜單中選擇New 打開New列表框。選擇Text Editor File， 此時便會出現一個文本 編輯窗口。點擊OK。 （2）選擇HDL種類。在File菜單中選擇Save As或Save，或在 工具欄點擊按鈕，打開Save As對話框，鍵入文件名并選擇文件 擴展名，MAX+plus支持3種HDL：VHDL、Verilog HDL和 Altera HDL，對應的擴展名依次為vhd、v和tdf。這一步

24、也可以 等到HDL源碼輸入完以后再做，但先確定HDL種類可以在鍵入 HDL源碼時自動檢查并顯示其中的語法錯誤。 （3）輸入HDL源碼。 （4）保存文件。在File菜單中選擇Save，保存輸入的HDL源碼。 （5）建立默認的符號文件。與由原理圖生成符號文件的方法一樣。 運行編譯器的方法：在MAX+plus菜單中選Compiler選項。啟 動編譯器后首先進行編譯與電路網絡表提取工作。做完這一工 作后編譯器便停下來等待用戶的指示。如果編譯中未發現錯誤， 則可以點擊窗口中的Start，接著做設計實現的工作。 編譯器有很多參數設置，但并不是每一項都需要用戶去設置， 有些設置編譯器可自動選擇（如器件選擇、

25、引腳分配等），而 其他的設置往往有默認值。 做好必要的設置后，在編譯器窗口中按Start就可以連續執行后續的 設計步驟，產生的數據文件的擴展名會出現在各個執行框的下方。 （1）打開波形圖編輯器。在管理器窗口的File菜單中選擇New 打開New列表框。選擇Waveform Editor File和.scf項，按OK。此 時便會出現一個波形圖編輯窗口。 （2）設定時間參數。從File菜單中選擇End Time項，鍵入仿 真結束時間，按OK。在Options菜單中選擇Grid Time項，鍵入 顯示網格間距的時間，按OK。 （3）確定需觀察的信號。在Node菜單中選擇Enter Nodes From SNF（SNF指仿真網絡表文件）項，打開Enter Nodes From SNF 對話框。在Type框中選擇信號類別，最常用的是Input和Output （輸入、輸出）。點List