1、.基于dds技術的任意波形發生器的設計1. 設計思路信號發生器廣泛應用于電子電路、自動控制和科學試驗等領域。是一種為電子測量和計量工作提供符合嚴格技術要求的電信號設備，也是應用最廣泛的電子儀器之一，幾乎所有的電參量的測量都需要用到信號發生器。本設計研究的信號發生器的基本思路是：基于dds芯片ad9850基礎的任意波形發生器。系統是基于ad9850芯片產生的波形。它是由相位累加器、正弦查詢表、d/a轉換器組成的集成芯片。其中相位累加器的位數n=32位，尋址ram用14位，舍去18位，采用高速10位數模轉換，dds的時鐘頻率為125mhz，輸出信號頻率分辨率可達0.0291hz；系統的微處理器采用

2、8051，外圍電路主要是接口電路、調幅電路、濾波電路和積分電路的設計。同時還包括鍵盤接口。系統的軟件主要是啟動和初始化8051，然后處理鍵盤輸入的頻率控制字和相位控制字，并將其轉換為32位的二進制數的控制字，最后并行遞交給ad9850并啟動ad9850，讓它實現從正弦查詢表中取數產生波形再輸出。2.方案設計2.1 dds的基本原理1971年，美國學者j. tierncy, c. m. rader和b. gold提出了以全數字技術，從相位概念出發直接合成所需波形的一種新的頻率合成原理。限于當時的技術和器件水平，它的性能指標尚不能與已有的技術相比，故未受到重視。近20年間，隨著技術和器件水平的提高

3、，一種新的頻率合成技術直接數字合成頻率合成（dds）得到了飛速的發展，它以有別于其它頻率合成方法的優越性能和特點成為現代頻率合成技術中的佼佼者。dds基本原理圖如圖1所示，dds由相位累加器，只讀存儲器，數模轉換器dac及低通濾波器組成。 以合成正弦波為例，幅值表rom中存有正弦波的幅值碼，相位累加器在時鐘fc的觸發下，對頻率控制字k進行累加，相位累加器輸出的相位序列（即相碼）作為地址去尋址rom，得到一系列離散的幅度編碼（即幅碼）。該幅碼經過dac變換后得到模擬的階梯電壓，再經過低通濾波器平滑后，即得到所需的正弦信號。一般將相位累加器和rom合稱為nco（數控振蕩器） clockba相位累加

4、器波形存儲器d/alpf頻率控制字 圖1 dds的基本原理圖 相位累加器的結構如圖2所示，由n位字長的二進制加法器與一個由時鐘取樣所得的n位二進制相位累加寄存器級聯構成，加法器的一個出入端與相位寄存器的輸出端相連，另一個輸入端相連，另一個輸入端是外部的頻率控制字k。每來一個時鐘脈沖，加法器將頻率控制數據與累加寄存器輸出的累加相位數據相加，把相加后的結果送至累加寄存器的數據輸入端。累加寄存器將加法器在上一個時鐘作用后所產生的新相位數據反饋到加法器的輸入端，以使加法器在下一個時鐘的作用下繼續與頻率控制數據相加。這樣，相位累加器在參考時鐘的作用下，進行線性相位累加，當相位累加器累加滿是就會產生一次溢

5、出，完成一個周期性的動作，這個周期就是dds合成信號的一個頻率周期，累加器的溢出頻率就是dds輸出的信號頻率。 圖2 相位累加器的結構設相位累加器的位數為n，時鐘頻率為fc, 當頻率控制字為k時，dds的輸出頻率fo為： fo=kfc/2n2.2 dds的特點 其主要優點有：（1）頻率轉換快：dds頻率轉換時間短，一般在納秒級；（2）分辨率高：大多數dds可提供的頻率分辨率在1 hz數量級，許多可達0.001 hz；（3）頻率合成范圍寬；（4）相位噪聲低，信號純度高；（5）可控制相位：dds可方便地控制輸出信號的相位，在頻率變換時也能保持相位聯系；（6）生成的正弦/余弦信號正交特性好等。因此，

6、利用dds技術特別容易產生頻率快速轉換、分辨率高、相位可控的信號這在電子測量、雷達系統、調頻通信、電子對抗等領域具有十分廣泛的應用前景。2.3 系統的總體設計2.3.1 本設計的技術指標 本設計要求的波形發生器可產生正弦波、方波、三角波以及便于產生頻率可變而且具有高分辨率的波形。它要求頻率范圍在0mhz40mhz，要求幅值范圍在 -10v+10v。2.3.2 系統方案本設計采用的是直接數字法設計波形發生器中的基于相位累加器的數字頻率合成法。這種結構主要由相位累加器、數據存儲器、d/a轉換器、低通濾波器組成，它是一種全新的直接數字合成方式。 圖3 基于相位累加器的直接數字合成結構圖在此設計中的基

7、于dds技術的信號發生器，是通過用單片機編程將控制字并行送入dds芯片ad9850，然后由ad9850產生波形輸出，即采用基于相位累加器的數字頻率合成法，利用直接數字合成芯片ad9850產生波形。在該芯片中集成了相位累加器、正弦查詢表、d/a轉換器以及高速的比較器。我們再加入單片機、濾波器和一個微分電路就可實現我們所要的波形了。要想實現我們想要的頻率和幅度值，因為在dds系統中決定頻率大小的是頻率控制字，所以我們可以通過鍵盤由用戶鍵入十進制數，再由單片機編程控制將十進制轉化成對應的二進制，然后送入ad9850產生波形。而幅值是通過調幅電路實現的。2.3.3 系統原理圖 考慮到各方面的原因，可以

8、得到系統框圖如下： 圖4 系統總框圖此系統主要由鍵盤、接口電路、8051、dds芯片ad9850及調理電路5部分組成。外圍電路由單片機的復位電路和振蕩電路組成。調理電路部分由低通濾波器、調幅電路和微分電路組成。3. 單元電路設計3.1 單片機的選擇現在單片機種類比較多，在本設計中我們選擇intel公司的mcs-51單片機系列中的8051單片機。 8051單片機的基本組成請參見圖5 圖5 mcs-51 單片機結構框圖 8051包括8個部分：1.中央處理器（cpu）2.內部數據存儲器（內部ram）3.內部程序存儲器（內部rom）4.定時器/計數器5.并行i/o口6.串行口7.中斷控制系統8。時鐘電

9、路mcs-51雖然是一個單片機芯片，但作為計算機應該具有的基本部件它都包括，因此實際上它已是一個簡單的微型計算機系統了。mcs-51的信號引腳介紹：mcs-51是標準的40引腳雙列直插式集成電路芯片，引腳排列請參見圖4.2。(a) 信號引腳介紹p0.0 p0.7： p0口8位雙向口線。p1.0 p1.7 ：p1口8位雙向口線。p2.0 p2.7 ：p2口8位雙向口線。p3.0 p3.7 ：p3口8位雙向口線。ale：地址鎖存控制信號。在系統擴展時，ale用于控制把p0口輸出的低8位地址鎖存器鎖存起來，以實現低位地址和數據的隔離。此外由于ale是以晶振六分之一的固定頻率輸出的正脈沖，因此可作為外

10、部時鐘或外部定時脈沖使用。：外部程序存儲器讀選通信號。在讀外部rom時有效（低電平），以實現外部rom單元的讀操作。：訪問程序存儲控制信號。當信號為低電平時，對rom的讀操作限定在外部程序存儲器；而當信號為高電平時，則對rom的讀操作是從內部程序存儲器開始，并可延至外部程序存儲器。rst：復位信號。當輸入的復位信號延續2個機器周期以上高電平即為有效，用以完成單片機的復位初始化操作。xtal1和xtal2 ：外接晶體引線端。當使用芯片內部時鐘時，此二引線端用于外接石英晶體和微調電容；當使用外部時鐘時，用于接外部時鐘脈沖信號。vss：地線。vcc：+5v電源。以上是mcs-51單片機芯片40條引腳

11、的定義及簡單功能說明，讀者可以對照實際電路找到相應引腳，在電路中查看每個引腳的連接使用。圖6 mcs 51 引腳圖(b) 信號引腳的第二功能由于工藝及標準化等原因，芯片的引腳數目是有限制的。例如mcs-51系列把芯片引腳數目限定為40條，但單片機為實現其功能所需要的信號數目卻遠遠超過此數，因此就出現了需要與可能的矛盾。如何解決這個矛盾？“兼職”是唯一可行的辦法，即給一些信號引腳賦以雙重功能。如果把前述的信號定義為引腳第一功能的話，則根據需要再定義的信號就是它的第二功能。下面介紹一些信號引腳的第二功能。（1）p3口線的第二功能p3的8條口線都定義有第二功能，詳見表3.1。（2）eprom存儲器程

12、序固化所需要的信號有內部eprom的單片機芯片（例如8751），為寫入程序需提供專門的編程脈沖和編程電源，這些信號也是由信號引腳以第二功能的形式提供的，即：編程脈沖：30腳（ale/prog）編程電壓（25v）：31腳（/vpp）引腳第二功能信號名稱p3.0rxd串行數據接收p3.1 txd 串行數據發送p3.2 外部中斷0申請p3.3 外部中斷1申請p3.4 t0定時器/計數器0的外部輸入p3.5 t1定時器/計數器1的外部輸入p3.6 外部ram寫選通p3.7 外部ram讀選通 表3.1 p3口各引腳與第二功能表 （3）備用電源引入mcs-51單片機的備用電源也是以第二功能的方式由9腳（r

13、st/vpd）引入的。當電源發生故障電壓降低到下限值時，備用電源經此端向內部ram提供電壓，以保護內部ram中的信息不丟失。以上把mcs-51單片機的全部信號，分別以第一功能和第二功能的形式列出。對于各種型號的芯片，其引腳的第一功能信號是相同的，所不同的只在引腳的第二功能信號。對于9、30和31三個引腳，由于第一功能信號與第二功能信號是單片機在不同工作方式下的信號，因此不會發生使用上的矛盾。但是p3口的情況卻有所不同，它的第二功能信號都是單片機的重要控制信號。因此在實際使用時，都是先按需要選用第二功能信號，剩下的才以第一功能的身份作數據位的輸入輸出使用。3.2 dds芯片ad9850的主要性能

14、ad9850 是美國ad 公司生產的最高時鐘速率為125mhz ,采用先進的cmos 技術制造出來的直接數字式頻率合成器。它具有頻率分辨率高、輸出頻譜純度高和快速頻率轉換等性能,同時,該器件還具有體積小、使用簡便、性能價格比高的優點。在便攜式通信、雷達系統、跳頻通信等領域具有廣泛的應用前景。ad9850的主要性能特點(1)125mhz時鐘速度(2)集成在一塊集成電路板上的高性能dac和高速比較器(3)在40mhz模擬輸出時，dac輸出的sfdr50db(4)32b 頻率控制字(5)簡單的控制接口：并行或串行輸入形式(6)具有相位調制能力。(7) +3.3v或+5v電源均可工作。(+5v時，38

15、0mw、125m時鐘；+3.3v時，155mw)(8)功率下調功能(9)極小的28管腳表面封裝形式ad9850主要可用于以下幾個方面：(1)靈活可變的正弦波合成器(2)可用于數字通信的時鐘恢復和鎖定回路(3)數控adc譯碼器(4)靈活可變的本振合成器。ad9850的管腳介紹ad9850外形圖如下圖：d0 d4 d1 d5d2 d6d3 lsb msb d7dgnd dgnddvdd dvddw_clk resetfq_ud ioutclkin ioutb agnd agnd avdd avdd rset dacbl qoutb vinpqout vinn 圖7 ad9850的引腳排列圖管腳功能

16、說明：clkin：參考時鐘輸入，此時鐘輸入可以是連續的cmos序列，也可以是經1/2電源電壓偏置的模擬正弦波輸入。rset： 是dac外部電阻rset連接處，此電阻設置了dac輸出電流的幅值，一般情況下iout =10ma , rset = 3. 9k , rset 與iout 的關系式為iout= 32 1.248v/ rset 。agnd：模擬電路地（模擬電路有dac和比較器）。dgnd：數字電路地。dvdd：數字電路電源。avdd：模擬電路電源。w_clk：控制字輸入時鐘，在此時鐘用來并行或串行輸入頻率或相位控制字。fq_ud：頻率更新時鐘。在此時鐘的上升沿，dds將刷新已輸入到數據輸入

17、寄存器中的頻率（或相位）字，使數據輸入寄存器歸零。d0d7：8bits數據輸入。這是一個用于重復輸入32bits頻率和8bits相位/頻率控制字的8bits數據端口，d7是高位，d0是最低位（25腳），它還是40bits串行數據輸入端口。resrt：重新設置。這是整片重新設置功能，當此腳置高電平時，它清除（除輸入寄存器）的所有寄存器，dac的輸出在一個追加的時鐘t后變成coso。iout：dac的模擬電流輸出。ioutb：dac的補充模擬電流輸出。dacbl：dac基準線，這是dac基準電壓參考。vin：不轉換電平輸入，這是比較器的同相輸入。vinn：轉換電平輸入，這是比較器的反相輸入。qou

18、t：輸出為真，這是比較器的真正輸出。qoutb：輸出補充，這是比較器的補充輸出。ad9850的工作原理:ad9850 內含可編程dds 系統和高速比較器,能實現全數字編程控制的頻率合成。可編程dds 系統的核心是相位累加器, 它由一個加法器和一個n位相位寄存器組成, n 一般為2432。每來一個外部參考時鐘,相位寄存器便以步長m 遞加。相位寄存器的輸出與相位控制字相加后可輸入到正弦查詢表地址上。正弦查詢表包含一個正弦波周期的數字幅度信息, 每一個地址對應正弦波中0360范圍的一個相位點。查詢表把輸入地址的相位信息映射成正弦波幅度信號, 然后驅動dac 以輸出模擬量。相位寄存器每過2n/ m 個

19、外部參考時鐘后返回到初始狀態一次, 相應地正弦查詢表每經過一個循環也回到初始位置, 從而使整個dds 系統輸出一個正弦波。輸出的正弦波周期to = tc2n/ m , 頻率fout = mfc/ 2n ,tc 、fc 分別為外部參考時鐘的周期和頻率。ad9850 采用32 位的相位累加器將信號截斷成14 位輸入到正弦查詢表,查詢表的輸出再被截斷成10 位后輸入到dac , dac 再輸出兩個互補的電流。dac 滿量程輸出電流通過一個外接電阻rset調節, 調節關系為iset = 32 (1. 248v/ rset) , rset的典型值是3. 9k。將dac 的輸出經低通濾波后接到ad9850

20、 內部的高速比較器上即可直接輸出一個抖動很小的方波。其系統功能如圖8。ad9850 在接上精密時鐘源和寫入頻率相位控制字之后就可產生一個頻率和相位都可編程控制的模擬正弦波輸出, 此正弦波可直接用作頻率信號源或經內部的高速比較器轉換為方波輸出。在125mhz 的時鐘下, 32 位的頻率控制字可使ad9850 的輸出頻率分辨率達0. 0291hz ; 并具有5位相位控制位,而且允許相位按增量180、90、45、22. 5、11. 25或這些值的組合進行調整。參考時鐘輸入dac rset主復位模擬信號輸出10位dac高速dds32位控制字相位和控制字模擬信號輸入頻率更新數據寄存器復位頻率/相位數據寄

21、存器時鐘輸出+字輸入時鐘時鐘輸出-數據輸入寄存器并行輸入串行輸入1位408位5 頻率/相位控制數據輸入圖8 ad9850系統的功能框圖ad9850的控制字與控制時序：ad9850 有40 位控制字, 32 位用于頻率控制,5 位用于相位控制, 1 位用于電源休眠( power down) 控制, 2 位用于選擇工作方式。這40 位控制字可通過并行方式或串行方式輸入到ad9850 ,圖9控制字并行輸入的控制時序圖, 在并行裝入方式中,通過8 位總線d0 d7 將可數據輸入到寄存器,在重復5 次之后再在fq - ud 上升沿把40 位數據從輸入寄存器裝入到頻率/ 相位數據寄存器(更新dds 輸出頻

22、率和相位) , 同時把地址指針復位到第一個輸入寄存器。接著在w - cl k 的上升沿裝入8位數據,并把指針指向下一個輸入寄存器,連續5 個w - cl k 上升沿后, w - cl k 的邊沿就不再起作用,直到復位信號或fq - ud 上升沿把地址指針復位到第一個寄存器。在串行輸入方式, w - cl k 上升沿把25 引腳的一位數據串行移入, 先傳低位，再傳高位。當移動40 位后, 用一個fq-ud 脈沖即可更新輸出頻率和相位。圖10 是相應的控制字串行輸入的控制時序圖。ad9850 的復位(reset) 信號為高電平有效,且脈沖寬度不小于5 個參考時鐘周期。ad9850 的參考時鐘頻率一

23、般遠高于單片機的時鐘頻率, 因此ad9850 的復位(reset) 端可與單片機的復位端直接相連。值得一提的是: 用于選擇工作方式的兩個控制位,無論并行還是串行最好都寫成00 ,并行時的10、01 和串行時的10、01、11 都是工廠測試用的保留控制字,不慎使用可能導致難以預料的后果。w3w4w0w1w2dataw_clkfq_ud圖9 控制字并行輸入的時序圖40周期.d39999d0d1d2dataw_clkfq_ud 圖10控制字串行輸入的時序圖控制字的計算：(a) 相位控制字的計算：ad9850中40位控制字中有5位是用于相位控制的，所以，相位控制的精度為，用二進制表示為00001，根據

24、實際需要，設置不同的相位控制字，就可以實現精確的相位控制。在本設計中輸出的相移為90度，其相位控制字為：01000。(b) 頻率控制字的計算：設輸出信號的頻率為fout，參考頻率為clkin，ad9850的頻率控制字為phase，則三者之間的關系為：phase=（fout）/clkin在本設計中要求輸出8種不同的頻率也即有8個不同的頻率控制字，所用到的參考時鐘clkin為125mhz。8種不同頻率字的計算：（1）當fout=2khz時,phase=68719d =10c6fh（2）當fout=80khz時，phase=2748779d=29f16bh（3）當fout=200khz時，phase

25、=6871948d=68db8bh（4）當fout=800khz時，phase=27487790d=1a36e2eh（5）當fout=2mhz時，phase=68719477d=4189375 h（6）當fout=8 mhz時，phase=27487907d=10624dd3h（7）當fout=20 mhz時，phase=28f5c28fd=28f5c28fh（8）當fout=40 mhz時，phase=51eb851fd=51eb851fh3.3 ad9850與單片機的接口設計8051并行加載ad9850的接口電路如圖11，為明晰可見，圖中僅畫出了與并行加載有關的信號線。圖4.7中，ad98

26、50引腳14、2528為8位數據線d0d7，ad9850的頻率/相位控制字一共有40位，采用并行加載方式時，需連續加載5次，每次傳送的頻控字位數分配見表4.3，其中，d7為最高位，d0為最低位，串行方式時，僅使用d7位（管腳25），ad9850引腳7wclk是加載時鐘，與引腳8fqud配合，完成數據加載，fqud為頻率/相位更新控制，在fqud的上升沿，dds更新頻率、相位，同時將指針指向第一個寄存器w0，clkin是ad9850的參考時鐘，即芯片的工作時鐘頻率，可由晶振提供，本文中選擇ad9850的時鐘為125mhz。8051的p1.0p1.7接ad9850的d0d7，8051的p3.0接a

27、d9850的wclk，8051的p3.1接ad9850的fqud。 圖11 8051并行加載ad9850接口電路3.3.1 調幅電路的設計在ad9850內集成的d/a轉換器輸出的信號需經低通濾波后才能得到我們想要的信號，ad9850內的d/a轉換器是屬于電流輸出型的，而低通濾波器輸入的信號是電壓信號，這就需要在它們之間加入i/v轉換電路（調幅電路）來實現電流和電壓的轉換。i/v轉換電路有多種方式，在這里我們使用雙極性輸出的i/v轉換電路。圖12 i/v轉換電路如圖4.7所示為i/v轉換電路，如果需要改變輸出電壓的極性，把vef改變極性就能實現，因為vef的極性決定了電流的流動方向。所以電壓輸出

28、的范圍可以通過vref來實現。其輸出電壓公式為：在本設計中ad9850中的d/a轉換器輸出的電流滿量程輸出為10ma，也即i/v轉換電路的輸入電流為10ma，要求輸出的電壓幅值為-10v+10v，也即uo的輸出范圍為-10v+10v。在這里我們可以設=500，=1k，如果要求電壓輸出的范圍為-10v+10v，則變化范圍為0v10v。其詳細對應關系見表3.2。表3.2 電流/電壓對應表vrefuo0 v-10v5 v0 v10 v10v總之，i/v轉換電路實現的功能有兩個，一是實現i/v的轉換，二是實現信號發生器的調幅功能。3.3.2 濾波電路的設計在本設計中在低通濾波部分中，采用壓控電壓源型二

29、階濾波電路，如圖13所示。圖13電壓源型二階濾波電路本文中頻率輸出的范圍是040mhz，而且輸出的是8種不同的頻率值，由于輸出的頻率范圍較廣，所以我們采取分段濾波的形式進行濾波，即使用多個濾波電路進行濾波。由于采用多個濾波電路，而調幅電路輸出只有一路。所以在濾波電路和調幅電路之間需加入一個模擬開關，在這里我們選用cd4052，cd4052是雙向雙四選1的模擬開關，工作電壓vcc是7.5v，ic30ma。在040mhz中，分成4個頻率段進行濾波，其中低頻段分三個段，高頻段分一段，具體如下：（1）0100khz， 濾波電路的截止頻率選120k，即fo=120khz。（2）100khz1mhz， 濾

30、波電路的截止頻率選1.2mhz，即fo=1.2mhz。（3）1mhz10mhz， 濾波電路的截止頻率選12mhz，即fo=12mhz。（4）10mhz40mhz， 濾波電路的截止頻率選42mhz，即fo=42mhz。根據對低通濾波電路截止頻率的要求，首先選擇c值。電容的選擇原則見表3.3，濾波電路的品質因數q=0.707，這時的幅頻特性最平坦，接近于理想低通濾波的幅頻特性。但為了使輸出的信號不發生改變，也即增益放大倍數為1.這時需要在濾波電路后再加一個放大器來降低它的增益放大倍數。表3.3二階有源濾波器設計電容選擇用表fo/hz100103c/f100.10.10.010.010.00110-

31、310-410-410-5第一個濾波電路的參數設計：因為fo=120khz100103hz,所以選c1=c2=110-5f。=133k,可以得=1.586,而,取=200k，則=117.2 k。第二個濾波電路的參數設計：因為fo=1.2mhz100103hz,所以選c1=c2=110-5f。=13 k，可以得=1.586，而,取=20k，則=11.72 k。第三個濾波電路的參數設計：因為fo=12mhz100103hz,所以選c1=c2=110-5f。=1.3 k,可以得=1.586，而，取=2k，則=1.172k。第四個濾波電路的參數設計：因為fo=42mhz100103hz,所以選c1=c2=110-5f。=3