1、第第 七七 章章 中規模通用集成電路及其應用中規模通用集成電路及其應用 2 本章知識要點：本章知識要點： 熟悉常用中規模通用集成電路的邏輯符號、基本熟悉常用中規模通用集成電路的邏輯符號、基本 邏輯功能、外部特性和使用方法；邏輯功能、外部特性和使用方法； 用常用中規模通用集成電路作為基本部件，恰當用常用中規模通用集成電路作為基本部件，恰當 地、靈活地、充分地利用它們完成各種邏輯電路地、靈活地、充分地利用它們完成各種邏輯電路 的設計，有效地實現各種邏輯功能。的設計，有效地實現各種邏輯功能。 3 l中規模通用集成電路概述中規模通用集成電路概述 l常用中規模組合邏輯電路常用中規模組合邏輯電路 l常用中

2、規模時序邏輯電路常用中規模時序邏輯電路 l常用中規模信號產生與變換電路常用中規模信號產生與變換電路 4 1. 1. 集成電路分類集成電路分類 SSISSI（Small Scale IntegrationSmall Scale Integration） MSIMSI（Medium Scale IntegrationMedium Scale Integration） LSILSI（Large Scale IntegrationLarge Scale Integration） VLSIVLSI（Very Very LargeLarge Scale IntegrationScale Integrati

3、on） 或或SLSISLSI（Super Super LargeLarge Scale IntegrationScale Integration ） 器件的 集成 邏輯部 件的集 成 數字子系統或整個數字 系統的集成 5 2. MSI2. MSI、LSILSI與與SSISSI相比，具有以下優點相比，具有以下優點 （1 1）體積縮小）體積縮小 （2 2）功耗低、速度快）功耗低、速度快 （3 3）可靠性高）可靠性高 （4 4）抗干擾能力強）抗干擾能力強 （5 5）易于設計、調試和維護）易于設計、調試和維護 6 3. 3. 設計設計MSIMSI應考慮的問題應考慮的問題 （1 1）通用性（可以實現多種

4、功能）通用性（可以實現多種功能） （2 2）能自擴展）能自擴展 （3 3）具有兼容性）具有兼容性 （4 4）封裝電路的功耗小）封裝電路的功耗小 （5 5）向輸入信號索取電流要小）向輸入信號索取電流要小 （6 6）充分利用封裝的引線）充分利用封裝的引線 7 iiiiii BACBAC 1 )( 使用最廣泛的中規模組合邏輯集成電路有二進制并行加 法器、譯碼器、編碼器、多路選擇器和多路分配器等。 7.2.1 7.2.1 加法器加法器 全加：全加： 每位二進制相加時，除了本位相加外，還每位二進制相加時，除了本位相加外，還 要考慮相要考慮相 鄰低位的進位值，這種運算稱鄰低位的進位值，這種運算稱 之為之為

5、“全加全加”。 1 iiii CBAS 8 多位二進制的加法器可以用多位二進制的加法器可以用1 1位二進制的全加器實現位二進制的全加器實現 加法器的分類：加法器的分類： 串行加法器串行加法器 并行加法器并行加法器 串行進位（并行）加法器串行進位（并行）加法器 超前進位（并行）加法器超前進位（并行）加法器 9 1. 1. 串行進位（并行）加法器串行進位（并行）加法器 由全加器級聯構成，高位的進位輸入依賴于低位的 進位輸出。進位信號逐級傳遞。 缺點：缺點：運算速度較慢，而且位數越多，速度就越低。運算速度較慢，而且位數越多，速度就越低。 10 如何提高加法器的運算速度如何提高加法器的運算速度? ?

6、必須設法減小或去除由于進位信號逐級傳送所花費的 時間，使各位的進位直接由加數和被加數來決定，而 不需依賴低位進位。根據這一思想設計的加法器稱為 超前進位超前進位( (又稱先行進位又稱先行進位) )二進制并行加法器。二進制并行加法器。 四位二進制并行加法器的構成思想如下：四位二進制并行加法器的構成思想如下： 2 2超前進位二進制并行加法器：超前進位二進制并行加法器：根據輸入信號同時形成 各位向高位的進位，然后同時產生各位的和。通常又稱為先先 行進位二進制并行加法器行進位二進制并行加法器或者并行進位二進制并行加法器并行進位二進制并行加法器。 典型芯片有四位二進制并行加法器74283。 由全加器的結

7、構可知， 第i位全加器的進位輸出函數表 達式為 ii1iii 1iii1iii1iii1iiii BAC)BA( CBACBACBACBAC 當 i=1、2、3、4時，可得到4位并行加法器各位的進位 輸出函數表達式為： 令（進位傳遞函數）令（進位傳遞函數） （進位產生函數）（進位產生函數） 則有則有 iii PBA iii GBA iiii GCPC 1 1011 GCPC 2120122122 GGPCPPGCPC 32312301233233 GGPGPPCPPPGCPC 4342341234012344344 GGPGPPGPPPCPPPPGCPC 由于C1C4是Pi、Gi和C0的函數，

8、即C Ci i=f(P=f(Pi i,G,Gi i,C,C0 0) ),而Pi、Gi又是 Ai、Bi的函數，所以，在提供輸入Ai、Bi和C0之后，可以同時產生C1C4。 通常將根據Pi、Gi和C0形成C1C4的邏輯電路稱為先行進位發生器。先行進位發生器。 三、四位二進制并行加法器的外部特性和邏輯符號三、四位二進制并行加法器的外部特性和邏輯符號 圖中，A4、A3、A2、A1 - 二進制被加數； B4、B3、 B2、B1 - 二進制加數； F4、 F3、 F2、 F1 -相加產生的和數； C C0 0 -來自低位的進位輸入； FCFC4 4 -向高位的進位輸出。 二進制并行加法器除實現二進制加法運

9、算外，二進制并行加法器除實現二進制加法運算外， 還可實現代碼轉換、二進制減法運算、二進制乘還可實現代碼轉換、二進制減法運算、二進制乘 法運算、十進制加法運算等功能。法運算、十進制加法運算等功能。 四、應用舉例四、應用舉例 15 例例7.1 7.1 用四位二進制并行加法器設計一個將用四位二進制并行加法器設計一個將8421BCD8421BCD碼轉碼轉 換成余換成余3 3碼的代碼轉換器。碼的代碼轉換器。 解：根據余解：根據余3 3碼的定義，余碼的定義，余3 3碼是由碼是由8421BCD8421BCD碼加碼加 3 3形成的。形成的。 8421碼 0 0 1 1 余余3 3碼碼 “0” 例例7.2 7.

10、2 用4位二進制并行加法器設計一個4位二進制并行 加法/減法器。 解解分析：分析：根據問題要求，設減法采用補碼運算，并令令 A = a4a3a2a1 - 為被加數(或被減數)； B = b4b3b2b1 - 為加數(或減數)； S = s4s3s2s1 - 為和數(或差數)； M-為功能選擇變量.當M=0時，執行A+B； 當M=1時，執行A-B。 由運算法則可歸納出電路功能為： 當M=0時，執行 a4a3a2a1+b4b3b2b1+ 0(A+B) 當M=1時，執行 a4a3a2a1+ 1(A-B) 1234bbbb 可用一片可用一片4 4位二進制并行加法器和位二進制并行加法器和4 4個異或門實

11、現上述邏個異或門實現上述邏 輯功能。輯功能。 具體實現：具體實現： 將4位二進制數a4a3a2a1直接加到并行加法器的A4A3A2A1 輸入端，4位二進制數 b4b3b2b1 分別和M異或后加到并行加 法器的 B4B3B2B1 輸入端。并將M同時加到并行加法器的 C0 端。 M=0: A=0: Ai i=a=ai i ,B,Bi i=b=bi i , C , C0 0=0=0 實現實現a a4 4a a3 3a a2 2a a1 1 + b + b4 4b b3 3b b2 2b b1 1 + 0 ( + 0 (即即A+B)A+B)； M=1: A=1: Ai i=a=ai i,B,Bi i=

12、 , C= , C0 0=1=1， 實現實現 a a4 4a a3 3a a2 2a a1 1+ + 1+ 1（即（即A-BA-B）。）。 i b 1234 bbbb 實現給定功能的邏輯電路圖如下：實現給定功能的邏輯電路圖如下： 19 7.2.2 7.2.2 譯碼器和編碼器譯碼器和編碼器 譯碼器(Decoder)和編碼器(Encoder)是數字系統中廣泛 使用的多輸入多輸出組合邏輯部件。 對具有特定含義的輸入代碼進行對具有特定含義的輸入代碼進行“翻譯翻譯”， 將其轉換成相應的輸出信號。將其轉換成相應的輸出信號。 一、譯碼器一、譯碼器 功能功能 譯碼器譯碼器 類型類型 碼制變換譯碼器碼制變換譯碼

13、器 二進制譯碼器二進制譯碼器 二二- -十進制譯碼器十進制譯碼器 數字顯示譯碼器數字顯示譯碼器 20 1 1、碼制變換譯碼器、碼制變換譯碼器 功能：將一種碼制變換成另一種碼制。功能：將一種碼制變換成另一種碼制。 例如：將例如：將4 4位二進制碼位二進制碼B B3 3B B2 2B B1 1B B0 0變換為變換為GrayGray碼碼G G3 3G G2 2G G1 1G G0 0。 iii BBG 1 21 1 1、二進制譯碼器、二進制譯碼器 能將n個輸入變量變換成2n個輸出函數，且輸出函數與輸 入變量構成的最小項具有對應關系的一種多輸出組合邏 輯電路。 特特 點點 二進制譯碼器一般具有二進制

14、譯碼器一般具有n n個輸入端、個輸入端、2 2n n個個 輸出端和一個輸出端和一個( (或多個或多個) )使能輸入端；使能輸入端； 使能輸入端為有效電平時，對應每一組輸使能輸入端為有效電平時，對應每一組輸 入代碼，僅一個輸出端為有效電平，其余輸出入代碼，僅一個輸出端為有效電平，其余輸出 端為無效電平。端為無效電平。 有效電平可以是高電平有效電平可以是高電平( (稱為高電平譯碼稱為高電平譯碼) )， 也可以是低電平也可以是低電平( (稱為低電平譯碼稱為低電平譯碼) )。 22 （1 1）2-42-4譯碼器設計原理譯碼器設計原理 23 （2 2）3-83-8譯碼器設計譯碼器設計 方案方案1 1：用

15、與非門實現：用與非門實現 方案方案2 2：用：用2-42-4譯碼器擴展譯碼器擴展 24 常見的常見的MSIMSI二進制譯碼器有二進制譯碼器有2-42-4線線(2(2輸入輸入4 4輸出輸出) )譯碼器、譯碼器、3-3- 8 8線線(3(3輸入輸入8 8輸出輸出) )譯碼器和譯碼器和4-164-16線線(4(4輸入輸入1616輸出輸出) )譯碼器等。譯碼器等。 圖圖(a)(a)、(b)(b)所示分別是所示分別是7413874138型型3-83-8線譯碼器的管腳排列圖線譯碼器的管腳排列圖 和邏輯符號。和邏輯符號。 （3 3）典型芯片）典型芯片 圖中，圖中， A A2 2、A A1 1、A A0 0

16、- - 輸入端；輸入端； - - 輸出端；輸出端； - - 使能端。使能端。 70Y Y 32 1 S、S 、S 25 7413874138譯碼器真值表譯碼器真值表 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0

17、 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 0 0 0 01 0 0 0 0 1 0 0 0 11 0 0 0 1 1 0 0 1 01 0 0 1 0 1 0 0 1 1 1 0 0 1 1 1 0 1 0 0 1 0 1 0 0 1 0 1 0 1 1 0 1 0 1 1 0 1 1 0 1 0 1 1 0 1 0 1 1 1 1 0 1 1 1 0 d d d d 0 d d d d d 1 d d d d 1 d d d 輸輸

18、 出出 輸輸 入入 S S1 1 A A2 2 A A1 1 A A0 0 32 SS 0 Y 1 Y 2 Y 3 Y 4 Y 5 Y 6 Y 7 Y 可見可見，當，當 時，無論時，無論A A 2 2 、A A 1 1 和和A A 0 0 取何值，輸出取何值，輸出 中有且僅有一個為中有且僅有一個為0(0(低電平有效低電平有效) )，其余都是，其余都是1 1。 0 Y 7 Y 0SS , 1S 32 1 26 二進制譯碼器在數字系統中的應用非常廣泛，計算機二進制譯碼器在數字系統中的應用非常廣泛，計算機 系統的典型應用如實現存儲器的地址譯碼、控制器中系統的典型應用如實現存儲器的地址譯碼、控制器中

19、的指令譯碼。的指令譯碼。 除此之外，在數字系統中還可以用譯碼器實現各種組除此之外，在數字系統中還可以用譯碼器實現各種組 合邏輯電路。合邏輯電路。 27 例例7.57.5 用譯碼器用譯碼器7413874138和適當的與非門實現全減器的功能。和適當的與非門實現全減器的功能。 全減器：全減器：能實現對被減數、減數及來自相鄰低位的借位進能實現對被減數、減數及來自相鄰低位的借位進 行減法運算，產生本位差及向高位借位的邏輯電路。行減法運算，產生本位差及向高位借位的邏輯電路。 差差D Di i 向高位向高位 借位借位G Gi i 全全 減減 器器 被減數被減數A Ai i 減數減數B Bi i 低位借位低位

20、借位G Gi-1 i-1 解：解：設被減數用設被減數用A Ai i表示、減數用表示、減數用B Bi i表示、來自低位的借位表示、來自低位的借位 用用G Gi-1 i-1表示、差用 表示、差用D Di i表示、向相鄰高位的借位用表示、向相鄰高位的借位用G Gi i表示。表示。 28 全減器真值表全減器真值表 1 01 0 0 00 0 0 00 0 1 11 1 1 0 01 0 0 1 0 11 0 1 1 1 01 1 0 1 1 11 1 1 0 00 0 1 11 1 1 11 1 0 10 1 0 0 00 0 0 0 0 10 0 1 0 1 00 1 0 0 1 10 1 1 輸輸

21、 出出 D Di i G Gi i 輸輸 入入 A Ai i B Bi i G Gi-1i-1 輸輸 出出 D Di i G Gi i 輸輸 入入 A Ai i B Bi i G Gi-1i-1 由真值表可寫出差數由真值表可寫出差數D Di i和借位和借位G Gi i的邏輯表達式為：的邏輯表達式為： 742174211iiii mmmmmmmm)G,B,A(D 732173211iiii mmmmmmmm)G,B,A(G 根據全減器的功能，可得到全減器的真值表如下表根據全減器的功能，可得到全減器的真值表如下表 所示。所示。 29 例例7.6 7.6 用譯碼器和與非門實現邏輯函數用譯碼器和與非門

22、實現邏輯函數 ( , ,)(2,4,6,8,10,12,14)F A B C Dm 30 3 3二二- -十進制譯碼器十進制譯碼器 功能：功能：將將4 4位位BCDBCD碼的碼的1010組代碼翻譯成組代碼翻譯成1010個十進制數字符號對應的輸出信號。個十進制數字符號對應的輸出信號。 例如，常用芯片例如，常用芯片74427442是一個將是一個將84218421碼轉換成十進制數字的譯碼器，芯碼轉換成十進制數字的譯碼器，芯 片引腳圖和邏輯符號如下。片引腳圖和邏輯符號如下。 該譯碼器的輸出為低電平有效。其次，對于該譯碼器的輸出為低電平有效。其次，對于84218421碼中不允許出現的碼中不允許出現的6

23、6個個 非法碼非法碼(1010(10101111)1111)，譯碼器輸出端，譯碼器輸出端 均無低電平信號產生，即均無低電平信號產生，即 譯碼器對這譯碼器對這6 6個非法碼拒絕翻譯。個非法碼拒絕翻譯。 0 Y 9 Y 31 功能功能: :數字顯示譯碼器是驅動顯示器件數字顯示譯碼器是驅動顯示器件( (如熒光數碼管、如熒光數碼管、 液晶數碼管等液晶數碼管等) )的核心部件，它可以將輸入代碼轉換成相應數的核心部件，它可以將輸入代碼轉換成相應數 字，并在數碼管上顯示出來。字，并在數碼管上顯示出來。 4 4數字顯示譯碼器數字顯示譯碼器 常用的數字顯示譯碼器有器七段數字顯示譯碼器和八段常用的數字顯示譯碼器有

24、器七段數字顯示譯碼器和八段 數字顯示譯碼器。數字顯示譯碼器。 例如，中規模集成電路例如，中規模集成電路74LS4774LS47，是一種常用的七段顯示，是一種常用的七段顯示 譯碼器，該電路的輸出為低電平有效，即輸出為譯碼器，該電路的輸出為低電平有效，即輸出為0 0時，對應字時，對應字 段點亮；輸出為段點亮；輸出為1 1時對應字段熄滅。時對應字段熄滅。該譯碼器能夠驅動七段顯該譯碼器能夠驅動七段顯 示器顯示示器顯示0 01515共共1616個數字的字形。輸入個數字的字形。輸入A A3 3、A A2 2、A A1 1和和A A0 0接收接收4 4 位二進制碼，輸出位二進制碼，輸出Q Qa a、Q Qb

25、 b、Q Qc c、Q Qd d、Q Qe e、Q Qf f和和Q Qg g分別驅動七段分別驅動七段 顯示器的顯示器的a a、b b、c c、d d、e e、f f和和g g段。段。 ( (教材中給出的教材中給出的74LS4874LS48的輸出為高電平有效。的輸出為高電平有效。) ) 32 二、編碼器二、編碼器 功能：功能：編碼器的功能恰好與譯碼器相反，是對輸入信 號按一定規律進行編排，使每組輸出代碼具有其特定 的含義。 類型類型 二-十進制編碼器(BCD碼編碼器) 優先編碼器 1 1二二- -十進制編碼器十進制編碼器 (1) (1) 功能：功能：將十進制數字09分別編碼成4位BCD碼。 這種

26、編碼器由10個輸入端代表10個不同數字，4個輸出 端代表相應BCD代碼。結構框圖如下： (2)(2)結構框圖結構框圖 二十進制編碼器 0 9 BCD碼 注意：注意：二-十進制編 碼器的輸入信號是互斥的， 即任何時候只允許一個輸 入端為有效信號。 最常見的有8421碼編碼器，例如，按鍵式8421碼編碼器。 2 2優先編碼器優先編碼器 (1) (1) 功能：功能：識別輸入信號的優先級別，選中優先級別 最高的一個進行編碼，實現優先權管理。 優先編碼器是數字系統中實現優先權管理的一個重要 邏輯部件。它與上述二-十進制編碼器的最大區別是，優先優先 編碼器的各個輸入不是互斥的，它允許多個輸入端同時為編碼器

27、的各個輸入不是互斥的，它允許多個輸入端同時為 有效信號。有效信號。 優先編碼器的每個輸入具有不同的優先級別，當多個 輸入信號有效時，它能識別輸入信號的優先級別，并對其 中優先級別最高的一個進行編碼，產生相應的輸出代碼。 (2) (2)典型芯片：典型芯片：MSI優先編碼器74LS148 。 多路選擇器和多路分配器是數字系統中常用的中規模多路選擇器和多路分配器是數字系統中常用的中規模 集成電路。其基本功能是完成對多路數據的選擇與分配、集成電路。其基本功能是完成對多路數據的選擇與分配、 在公共傳輸線上實現多路數據的分時傳送。此外，還可完在公共傳輸線上實現多路數據的分時傳送。此外，還可完 成數據的并串

28、轉換、序列信號產生等多種邏輯功能以及實成數據的并串轉換、序列信號產生等多種邏輯功能以及實 現各種邏輯函數功能。現各種邏輯函數功能。 多路選擇器多路選擇器( (Multiplexer)又稱數據選擇器或多路開關， 常用MUX表示。它是一種多路輸入、單路輸出的組合邏輯電多路輸入、單路輸出的組合邏輯電 路路。 一、多路選擇器一、多路選擇器 7.2.3 7.2.3 多路選擇器和多路分配器多路選擇器和多路分配器 1 1邏輯特性邏輯特性 (1) (1) 邏輯功能：邏輯功能：從多路輸入中選中某一路送至輸出端， 輸出對輸入的選擇受選擇控制量控制。通常，一個具有2n路 輸入和一路輸出的多路選擇器有n個選擇控制變量

29、，控制變 量的每種取值組合對應選中一路輸入送至輸出。 (2) (2) 構成思想構成思想 多路選擇器的構成思想相當于一個單刀多擲開關，即 輸入 輸出 D0 D1 Dn-1 F 37 由選擇控制信號（或稱為地址）決定選擇哪路數據輸出。 如四選一數據選擇器： D D0 0 D D1 1 D D2 2 D D3 3 F F A A B B E E 3210 ABDEDBAEBDAEDBAEF 0, 1)1 (FE 3210 , 0)2(ABDDBABDADBAFE 38 用四選一數據選擇器擴展為八選一的數據選擇器 D D0 0 D D1 1 D D2 2 D D3 3 F F A A B B E E

30、D D0 0 D D1 1 D D2 2 D D3 3 F F A A B B E E D D0 0 D D1 1 D D2 2 D D3 3D D4 4 D D5 5 D D6 6 D D7 7 A A2 2 1 1 1 1 F F A A0 0 A A1 1 39 2 2典型芯片典型芯片 常見的常見的MSIMSI多路選擇器有多路選擇器有4 4路選擇器、路選擇器、8 8路選擇器和路選擇器和1616路選路選 擇器。擇器。 (1) (1) 四路數據選擇器四路數據選擇器7415374153 圖圖(a)(a)、(b)(b)是型號為是型號為7415374153的雙的雙4 4路選擇器的管腳排列圖路選擇器

31、的管腳排列圖 和邏輯符號。該芯片中有兩個和邏輯符號。該芯片中有兩個4 4路選擇器。其中，路選擇器。其中，D D0 0D D3 3為數為數 據輸入端；據輸入端；A A1 1、A A0 0為選擇控制端；為選擇控制端；Y Y為輸出端；為輸出端；G G為使能端。為使能端。 40 (2)(2)四路數據選擇器四路數據選擇器7415374153的功能表的功能表 7415374153的的功能表功能表 D0 D1 D2 D3 D0 d d d d D1 d d d d D2 d d d d D3 0 0 0 1 1 0 1 1 輸 出 Y 數 據 輸 入 D0 D1 D2 D3 選擇控制輸入 A1 A (3)

32、74153(3) 74153的輸出函數表達式的輸出函數表達式 3 0 301201101001 Y i iiD mDAADAADAADAA 式中，式中，m mi i為選擇變量為選擇變量A A1 1、A A0 0組成的最小項，組成的最小項，D Di i為為i i端的輸入數據，端的輸入數據， 取值等于取值等于0 0或或1 1。 41 類似地，可以寫出類似地，可以寫出2 2n n路選擇器的輸出表達式為路選擇器的輸出表達式為 12 0 Y n i ii Dm 式中，式中，m mi i為選擇控制變量為選擇控制變量A An-1 n-1， ，A An-2 n-2， ，A A1 1，A A0 0組成的最組成的

33、最 小項；小項；D Di i為為2 2n n路輸入中的第路輸入中的第i i路數據輸入，取值路數據輸入，取值0 0或或1 1。 3 3應用舉例應用舉例 多路選擇器除完成對多路數據進行選擇的基本功能外，多路選擇器除完成對多路數據進行選擇的基本功能外， 在邏輯設計中主要用來實現各種邏輯函數功能。在邏輯設計中主要用來實現各種邏輯函數功能。 42 例例 用多路選擇器實現以下邏輯函數的功能：用多路選擇器實現以下邏輯函數的功能： F(A,B,C)=m(2,3,5,6) F(A,B,C)=m(2,3,5,6) 解解 由于給定函數為一個三變量函數故可采用由于給定函數為一個三變量函數故可采用8 8路數據選路數據選

34、 擇器實現其功能，假定采用擇器實現其功能，假定采用8 8路數據選擇器路數據選擇器7415274152實現。實現。 方案：方案：將變量將變量A A、B B、C C依次作為依次作為8 8路數據選擇器的選擇變路數據選擇器的選擇變 量，令量，令8 8路數據選擇器的路數據選擇器的 D D0 0=D=D1 1=D=D4 4=D=D7 7=0=0，而，而D D2 2=D=D3 3=D=D5 5=D=D6 6=1=1即即 可。可。 43 用用8 8路選擇器實現給定函數的邏輯電路圖，如下圖所示。路選擇器實現給定函數的邏輯電路圖，如下圖所示。 上述方案給出了用具有上述方案給出了用具有n n個選擇控制變量的多路選擇

35、器實個選擇控制變量的多路選擇器實 現現n n個變量函數的一般方法。個變量函數的一般方法。 44 例例 假定采用假定采用4 4路數據選擇器實現邏輯函數路數據選擇器實現邏輯函數 F(A,B,C)=m(2,3,5,6) F(A,B,C)=m(2,3,5,6) 解解 首先從函數的首先從函數的3 3個變量中任選個變量中任選2 2個作為選擇控制變量，個作為選擇控制變量， 然后再確定選擇器的數據輸入。然后再確定選擇器的數據輸入。 假定選假定選A A、B B與選擇控制端與選擇控制端A A1 1、A A0 0相連，則可將函數相連，則可將函數F F的的 表達式表示成如下形式：表達式表示成如下形式： CABCBAB

36、CACBA)C,B,A(F CABCBA)CC(BA0BA CABCBA1BA0BA 45 顯然，要使顯然，要使4 4路選擇器的輸出路選擇器的輸出W W與函數與函數F F相等，只相等，只 需需 、 、 、 。據此，可作出用。據此，可作出用4 4路選擇路選擇 器器7415374153實現給定函數功能的邏輯電路圖。實現給定函數功能的邏輯電路圖。 0D 0 1D 1 CD2CD3 據此，可作出實現給定函數功能的邏輯電路如下圖所示。據此，可作出實現給定函數功能的邏輯電路如下圖所示。 46 例例 用用4 4路選擇器實現路選擇器實現4 4變量邏輯函數變量邏輯函數 F(A,B,C,D)=m(0,2,3,7,

37、8,9,10,13)F(A,B,C,D)=m(0,2,3,7,8,9,10,13) 的邏輯功能的邏輯功能。 解解 用用4 4路選擇器實現該函數時，應從函數的路選擇器實現該函數時，應從函數的4 4個變量中個變量中 選出選出2 2個作為個作為MUXMUX的選擇控制變量。原則上講，這種選擇是任的選擇控制變量。原則上講，這種選擇是任 意的，但選擇合適時可使設計簡化。意的，但選擇合適時可使設計簡化。 47 選用變量選用變量A A和和B B作為選擇控制變量作為選擇控制變量 DCAB)DC(BACDBA)D(CBA DCAB)DCDCDC(BA CDBACD)DCDC(BA DCABDCBADCBADCBA

38、 BCDACDBADCBADCBA )13,10, 9 , 8 , 7 , 3 , 2 , 0(m)D,C,B,A(F 48 選用變量選用變量C C和和D D作為選擇控制變量作為選擇控制變量 ACDBDCADCBDC B)ABACD()BABA(DC AB)BD(AC)BABA(DC DCABDCBADCBADCBA BCDACDBADCBADCBA )13,10, 9 , 8 , 7 , 3 , 2 , 0(m)D,C,B,A(F 由上述可見，用由上述可見，用n n個選擇控制變量的個選擇控制變量的MUXMUX實現實現n+2n+2個以上變量個以上變量 的函數時，的函數時，MUXMUX的數據輸入

39、函數的數據輸入函數D Di i一般是一般是2 2個或個或2 2個以上變量的函個以上變量的函 數。函數數。函數D Di i的復雜程度與選擇控制變量的確定相關，只有通過的復雜程度與選擇控制變量的確定相關，只有通過 對各種方案的比較，才能從中得到最簡單而且經濟的方案。對各種方案的比較，才能從中得到最簡單而且經濟的方案。 C C D D 49 MUXMUX D D0 0 . . . . . . D D7 7 A A2 2 A A1 1 A A0 0 F F 例例7.117.11：用：用8 8路數據選擇器和路數據選擇器和3-83-8譯碼器構造一個譯碼器構造一個3 3位二進位二進 制數等值比較器。制數等值

40、比較器。 A A B B C C X Y ZX Y Z 1 01 0 譯譯 碼碼 器器 S S1 1 S S2 2 S S3 3 A A2 2 A A1 1 A A0 0 Y Y0 0 . . . . . . Y Y7 7 F F 二、多路分配器二、多路分配器 多路分配器(Demultiplexer)又稱數據分配器，常用 DEMUX表示。 多路分配器的結構與多路選擇器正好相反，它是一 種單輸入、多輸出組合邏輯部件，由選擇控制變量決定 輸入從哪一路輸出。如圖所示為4路分配器的邏輯符號。 51 圖中，D為數據輸入端，A1、 A0為選擇控制輸入端，f0 f3 為數據輸出端。 輸入 輸出 F0 F1

41、Fn-1 D 四路分配器的功能如下表所示。 四路分配器功能表 D 0 0 0D 0 0 0 0 D 0 00 D 0 0 0 0 D 00 0 D 0 0 0 0 D0 0 0 D 0 00 0 0 10 1 1 01 0 1 11 1 f f0 0 f f1 1 f f2 2 f f3 3 A A1 1 A A0 0 由功能表可知，4路分配器的輸出表達式為 式中，mi(i=03)是選擇控制變量的4個最小項。 DmDAAf 0010 DmDAAf 1011 DmDAAf 2012 DmDAAf 3013 ； ； 53 可以用譯碼器實現數據分配的功能：可以用譯碼器實現數據分配的功能： 例如用例如

42、用2-42-4譯碼器實現四路數據分配器譯碼器實現四路數據分配器 A B EA B E Y Y3 3 Y Y2 2 Y Y1 1 Y Y0 0 A B A B D D F F3 3 F F2 2 F F1 1 F F0 0 54 數據分配器的應用數據分配器的應用 例如：數據分配器與數據選擇器聯合使用，可以實現多路例如：數據分配器與數據選擇器聯合使用，可以實現多路 數據分時傳送。數據分時傳送。 D D0 0 . . . . . . D D7 7 F F0 0 . . . . . . F F7 7 A B CA B C MUXMUX A A2 2 A A1 1 A A0 0 F F D D0 0 .

43、 . . . . . D D7 7 DEMUXDEMUX A A2 2 A A1 1 A A0 0 D D F F0 0 . . . . . . F F7 7 55 7.3 7.3 常用中規模時序邏輯電路常用中規模時序邏輯電路 數字系統中最典型的時序邏輯電路是計數器計數器和寄存器寄存器。 7.3.1 7.3.1 計數器計數器 廣義地說，計數器是一種能在輸入信號作用下依次通過 預定狀態的時序邏輯電路。 1 1什么是計數器？什么是計數器？ 就常用的集成電路計數產品而言，可以對其定義如下： 計數器計數器：是一種對輸入脈沖進行計數的時序邏輯電路， 被計數的脈沖信號稱作“計數脈沖”。 計數器在運行時，所

44、經歷的狀態是周期性的，總是在 有限個狀態中循環，通常將一次循環所包含的狀態總數稱將一次循環所包含的狀態總數稱 為計數器的為計數器的“模模”。 2 2計數器的種類計數器的種類 計數器的種類很多，通常有不同的分類方法。 同步計數器同步計數器 異步計數器異步計數器 工工 作作 方方 式式 （1 1） 按按 功功 能能 （3 3） 按按 進進 位位 制制 （2 2） 二進制計數器二進制計數器 十進制計數器十進制計數器 任意進制計數器任意進制計數器 加法計數器加法計數器 減法計數器減法計數器 可逆計數器可逆計數器 57 3 3功能功能 一般具有計數、保存、清除、預置計數、保存、清除、預置等功能。 4 4

45、常用集成同步計數器常用集成同步計數器 7416174161：四位二進制同步加法計數器：四位二進制同步加法計數器 7419174191：單時鐘四位二進制同步可逆計數器：單時鐘四位二進制同步可逆計數器 7419074190：單時鐘十進制同步可逆計數器：單時鐘十進制同步可逆計數器 7419374193：雙時鐘四位二進制可逆計數器：雙時鐘四位二進制可逆計數器 7419274192：雙時鐘十進制同步可逆計數器：雙時鐘十進制同步可逆計數器 58 （1 1）7419374193的管腳排列圖及邏輯符號的管腳排列圖及邏輯符號 5. 5. 典型芯片典型芯片 -四位二進制同步可逆計數器四位二進制同步可逆計數器741

46、9374193 74193 74193管腳排列圖及邏輯符號分別如圖管腳排列圖及邏輯符號分別如圖(a)(a)、(b)(b)所示。所示。 59 （2 2）引腳功能）引腳功能 60 （3 3）功能表）功能表 表中，表中，CLRCLR為高電平，計數器清為高電平，計數器清“0”0”； 為低電平，計為低電平，計 數器預置數器預置D D、C C、B B、A A輸入值；計數脈沖由輸入值；計數脈沖由CPCPU U 端輸入時，累 端輸入時，累 加計數；計數脈沖由加計數；計數脈沖由CPCPD D端輸入時，累減計數。端輸入時，累減計數。 LD 61 （4 4） 使用使用7419374193可以構成任意進制的計數器可以

47、構成任意進制的計數器 例例7.12 7.12 使用使用7419374193構成模構成模1010的加法計數器。的加法計數器。 0000000000010001001000100011001101000100 01010101 01100110011101111000100010011001 當當10101010時，使時，使Q QD DQ QC CQ QB BQ QA A清零。清零。 10101010 當當10101010時，使時，使Q QD DQ QC CQ QB BQ QA A置零。置零。 62 1 1 CPCP 1 1 。 ；， ， 由以上分析可知，該電路的回差電壓為 UT = UT+ -

48、UT- = CC U 3 1 CC U 3 2 ui從高于 逐漸下降 傳輸特性如圖(b)中的 defadefa。 。 U 3 1 電路的負向閥值電壓U 可見， 。 電平U高變為輸出u, U 3 1 u時，uU 3 1 當u 保持低電平不變；，輸出u U 3 1 ，u U 3 2 u 時，U 3 2 uU 3 1 當 CC -T OHoCC TR TH CC i o CC TR CC TH CC i CC 7.4.2 7.4.2 集成集成D/AD/A轉換器轉換器 數字系統只能處理數字信號。但在工業過程控制、智 能化儀器儀表和數字通信等領域，數字系統處理的對象往 往是模擬信號。例如，在生產過程控制

49、中對溫度、壓力、 流量等物理量進行控制時，經過傳感器獲取的電信號都是 模擬信號。這些模擬信號必須變換成數字信號才能由數字 系統加工、運算。另一方面，數字系統輸出的數字信號， 有時又必須變換成模擬信號才能去控制執行機構。因此， 在實際應用中，必須解決模擬信號與數字信號之間的轉換 問題。 D/AD/A轉換器：轉換器：把數字信號轉換成模擬信號的器件稱為 數/模轉換器，簡稱D/A轉換器或DAC(Digital to Analog Converter)； A/DA/D轉換器：轉換器：把模擬信號轉換成數字信號的器件稱為 模/數轉換器，簡稱A/D轉換器或ADC(Analog to Digital Conve

50、rter)。 為了解決模擬信號與數字信號之間的轉換問題，提供 了如下兩類器件：兩類器件： 圖(a)給出了一個4位D/A轉換器的示意框圖，其轉換特性 曲線如圖(b)所示。 圖中，設輸出模擬量的滿刻度值為Am ，則當數字量為 0001，電路 輸出最小模擬量 。推廣到一般情況，n 位輸入的D/A轉換器所能轉換輸出的最小模擬量 。 mLSB A 15 1 A m n LSB A 12 1 A 2 2主要參數主要參數 衡量D/A轉換器性能的主要參數有分辨率、非線性度、分辨率、非線性度、 絕對精度和建立時間。絕對精度和建立時間。 ( (1) 1) 分辨率分辨率 由于分辨率決定于數字量的位數，所以有時也用輸

51、入 數字量的位數表示，如分辨率為8位、10位等。 分辨率是指最小模擬量輸出與最大模擬量輸出之比。 對于一個n位D/A轉換器，其分辨率為 分辨率 = 12 1 A ) 12/(A A A n m n m m LSB (2) (2) 非線性誤差非線性誤差 具有理想轉換特性的D/A轉換器，每兩個相鄰數字量對 應的模擬量之差都為 ALSB 。在滿刻度范圍內偏離理想轉換 特性的最大值，稱為非線性誤差。 ( (3) 3) 絕對精度絕對精度 絕對精度是指在輸入端加對應滿刻度數字量時，輸出 的實際值與理想值之差 。一般該值應低于 。 LSB A 2 1 建立時間是指從送入數字信號起，到輸出模擬量達到 穩定值止

52、所需要的時間。它反映了電路的轉換速度。 ( (4) 4) 建立時間建立時間 1 1按網絡結構分類按網絡結構分類 根據電阻網絡結構的不同，D/A轉換器可分成權電阻 網絡D/A轉換器、R-2R正梯形電阻網絡D/A轉換器和R-2R 倒梯形電阻網絡D/A轉換器等幾類。 2 2按電子開關分類按電子開關分類 根據電子開關的不同,可分成CMOS電子開關D/A轉換 器和雙極型電子開關D/A轉換器。雙極型電子開關比CMOS 電子開關的開關速度高。 二、二、D/AD/A轉換器的類型轉換器的類型 目前，集成D/A轉換器有很多類型和不同的分類方法。 從電路結構來看，各類集成各類集成D/AD/A轉換器至少都包括電阻網絡

53、轉換器至少都包括電阻網絡 和電子開關兩個基本組成部分。和電子開關兩個基本組成部分。 3 3按輸出模擬信號的類型分類按輸出模擬信號的類型分類 根據輸出模擬信號的類型，D/A轉換器可分為電流型電流型和 電壓型電壓型兩種。常用的D/A轉換器大部分是電流型，當需要將 模擬電流轉換成模擬電壓時，通常在輸出端外加運算放大 器。 隨著集成電路技術的發展,D/A轉換器在電路結構、性 能等方面都有很大變化。從只能實現數字量到模擬電流轉 換的D/A轉換器,發展到能與微處理器完全兼容、具有輸入 數據鎖存功能的D/A轉換器,進一步又出現了帶有參考電壓 源和輸出放大器的D/A轉換器，大大提高了D/A轉換器綜合 性能。 三三、典型芯片典型芯片-集成集成D/AD/A轉換器轉換器DAC0832 DAC0832 DAC0832是用CMOS工藝制作的8位D/A轉換器,采用20引腳 雙列直插式封裝。 1 1主要性能主要性能 分辨率：分辨率：8 8位位 ； 轉換時間：轉換時間：1s 1s ； 緩沖能力：雙緩沖緩沖能力：雙緩沖 ； 輸出信號類型：電流型輸出信號類型：電流型 。 常用的D/A轉換器有8位、10位、12位、16位等種類，每 種又有不同的型號。 2 2結構框圖和管腳排列圖結構框圖和管腳排列圖 DAC0832的內部結構框圖和管腳排列圖分