1、eda技術(shù)課程設(shè)計(jì)報(bào)告題 目： 數(shù)字頻率計(jì) 專 業(yè)： 電子信息工程 班 級(jí)： 0702 姓 名： 指導(dǎo)教師： 二0一0 年 6月24日摘要數(shù)字頻率計(jì)是直接用十進(jìn)制數(shù)字來(lái)顯示被測(cè)信號(hào)頻率的一種測(cè)量裝置。它不僅可以測(cè)量正弦波、方波、三角波、尖脈沖信號(hào)和其他具有周期特性的信號(hào)的頻率，而且還可以測(cè)量它們的周期。經(jīng)過(guò)改裝，可以測(cè)量脈沖寬度，做成數(shù)字式脈寬測(cè)量?jī)x；可以測(cè)量電容做成數(shù)字式電容測(cè)量?jī)x；在電路中增加傳感器，還可以做成數(shù)字脈搏儀、計(jì)價(jià)器等。因此數(shù)字頻率計(jì)在測(cè)量物理量方面應(yīng)用廣泛。本設(shè)計(jì)用vhdl在cpld器件上實(shí)現(xiàn)數(shù)字頻率計(jì)測(cè)頻系統(tǒng)，能夠用十進(jìn)制數(shù)碼顯示被測(cè)信號(hào)的頻率，能夠測(cè)量正弦波、方波和三角波

2、等信號(hào)的頻率，而且還能對(duì)其他多種物理量進(jìn)行測(cè)量。具有體積小、可靠性高、功耗低的特點(diǎn)。數(shù)字頻率計(jì)是計(jì)算機(jī)、通訊設(shè)備、音頻視頻等科研生產(chǎn)領(lǐng)域不可缺少的測(cè)量?jī)x器。采用vdhl編程設(shè)計(jì)實(shí)現(xiàn)的數(shù)字頻率計(jì)，除被測(cè)信號(hào)的整形部分、鍵輸入部分和數(shù)碼顯示部分以外，其余全部在一片fpga芯片上實(shí)現(xiàn)，整個(gè)系統(tǒng)非常精簡(jiǎn)，而且具有靈活的現(xiàn)場(chǎng)可更改性。在不更改硬件電路的基礎(chǔ)上，對(duì)系統(tǒng)進(jìn)行各種改進(jìn)還可以進(jìn)一步提高系統(tǒng)的性能。該數(shù)字頻率計(jì)具有高速、精確、可靠、抗干擾性強(qiáng)和現(xiàn)場(chǎng)可編程等優(yōu)點(diǎn)。關(guān)鍵字：fpga芯片、vhdl語(yǔ)言、數(shù)字頻率計(jì)、數(shù)字頻率計(jì)原理圖、max+plusii軟件、eda技術(shù) 目 錄 第1章 概述 .4第2章

3、頻率計(jì)的技術(shù)性能指標(biāo)5第3章 頻率計(jì)的設(shè)計(jì)原理5 3.1測(cè)量頻率的原理.5 3.2測(cè)量周期的原理.5第4章 頻率計(jì)的模塊設(shè)計(jì).54.1 四位十進(jìn)制計(jì)數(shù)器模塊.64.2 控制模塊.84.3 鎖存器模塊.9第5章 頻率計(jì)測(cè)量頻率的電路圖和仿真波形.9第6章 總結(jié)11附錄：源程序12參考文獻(xiàn)16第1章.概述所謂頻率，就是周期性信號(hào)在單位時(shí)間（1s）里變化的次數(shù)。本頻率計(jì)設(shè)計(jì)測(cè)量頻率的基本原理是，首先讓被測(cè)信號(hào)與標(biāo)準(zhǔn)信號(hào)一起通過(guò)一個(gè)閘門，然后用計(jì)數(shù)器計(jì)數(shù)信號(hào)脈沖的個(gè)數(shù)，把標(biāo)準(zhǔn)時(shí)間內(nèi)的計(jì)數(shù)的結(jié)果，用鎖存器鎖存起來(lái)，最后用顯示譯碼器，把鎖存的結(jié)果用led數(shù)碼顯示管顯示出來(lái)。根據(jù)數(shù)字頻率計(jì)的基本原理，本文設(shè)

4、計(jì)方案的基本思想是分為五個(gè)模塊來(lái)實(shí)現(xiàn)其功能，即整個(gè)數(shù)字頻率計(jì)系統(tǒng)分為分頻模塊、控制模塊、計(jì)數(shù)模塊、譯碼模塊和量程自動(dòng)切換模塊等幾個(gè)單元，并且分別用vhdl對(duì)其進(jìn)行編程，實(shí)現(xiàn)了閘門控制信號(hào)、計(jì)數(shù)電路、鎖存電路、顯示電路等。 本頻率計(jì)設(shè)計(jì)還可以測(cè)量周期性信號(hào)，其基本原理與測(cè)量頻率的基本原理基本一樣，首先讓被測(cè)信號(hào)與標(biāo)準(zhǔn)信號(hào)一起通過(guò)一個(gè)閘門，然后用計(jì)數(shù)器計(jì)數(shù)信號(hào)脈沖的個(gè)數(shù)，把被測(cè)信號(hào)一個(gè)周期內(nèi)標(biāo)準(zhǔn)基準(zhǔn)信號(hào)的脈沖計(jì)數(shù)的結(jié)果，用鎖存器鎖存起來(lái)，最后用顯示譯碼器，把鎖存的結(jié)果用led數(shù)碼顯示管顯示出來(lái)，顯示管的讀數(shù)就是被測(cè)信號(hào)以標(biāo)準(zhǔn)信號(hào)的周期為單位乘積的周期。第2章.技術(shù)性能指標(biāo)1）測(cè)量方波周期性信號(hào)的頻

5、率；2)接用十進(jìn)制數(shù)字顯示測(cè)得的頻率；3)測(cè)量范圍：0hz999999hz切量程能自動(dòng)切換；4)信號(hào)幅度范圍為-1+1v，要求一起自動(dòng)適應(yīng)；5)時(shí)間：t=1.5s；6）用cpld/fpga可編程邏輯器件實(shí)現(xiàn)；第3章.頻率計(jì)的設(shè)計(jì)原理1.頻率計(jì)測(cè)量頻率的設(shè)計(jì)原理（1）頻率計(jì)測(cè)量頻率的原理頻率計(jì)測(cè)量頻率需要設(shè)計(jì)整形電路使被測(cè)周期性信號(hào)整形成脈沖，然后設(shè)計(jì)計(jì)數(shù)器對(duì)整形后的脈沖在單位時(shí)間內(nèi)重復(fù)變化的次數(shù)進(jìn)行計(jì)數(shù)，計(jì)數(shù)器計(jì)出的數(shù)字經(jīng)鎖存器鎖存后送往譯碼驅(qū)動(dòng)顯示電路用數(shù)碼管將數(shù)字顯示出來(lái)，需要設(shè)計(jì)控制電路產(chǎn)生允許計(jì)數(shù)的門閘信號(hào)、計(jì)數(shù)器的清零信號(hào)和鎖存器的鎖存信號(hào)使電路正常工作。： 2.頻率計(jì)測(cè)量周期的原理

6、（1）頻率計(jì)測(cè)量周期的原理頻率計(jì)測(cè)量周期需要設(shè)計(jì)整形電路使被測(cè)周期性信號(hào)整形成脈沖，然后設(shè)計(jì)計(jì)數(shù)器對(duì)基準(zhǔn)信號(hào)在被測(cè)信號(hào)一個(gè)周期內(nèi)重復(fù)變化的次數(shù)進(jìn)行計(jì)數(shù)，計(jì)數(shù)器計(jì)出的數(shù)字經(jīng)鎖存器鎖存后送往譯碼驅(qū)動(dòng)顯示電路用數(shù)碼管將數(shù)字顯示出來(lái)，需要設(shè)計(jì)控制電路產(chǎn)生允許計(jì)數(shù)的使能信號(hào)、計(jì)數(shù)器的清零信號(hào)和鎖存器的鎖存信號(hào)使電路正常工作，再設(shè)計(jì)一個(gè)量程自動(dòng)轉(zhuǎn)換電路使測(cè)量范圍更廣。第4章.頻率計(jì)的模塊設(shè)計(jì)1.4位十進(jìn)制計(jì)數(shù)器模塊4位十進(jìn)制計(jì)數(shù)器模塊包含4個(gè)級(jí)聯(lián)十進(jìn)制計(jì)數(shù)器，用來(lái)對(duì)施加到時(shí)鐘脈沖輸入端的待測(cè)信號(hào)產(chǎn)生的脈沖進(jìn)行計(jì)數(shù)，十進(jìn)制計(jì)數(shù)器具有集束使能、清零控制和進(jìn)位擴(kuò)展輸出的功能。使能信號(hào)和清零信號(hào)由閘門控制模塊的控

7、制信號(hào)發(fā)生器所產(chǎn)生來(lái)對(duì)4個(gè)級(jí)聯(lián)十進(jìn)制計(jì)數(shù)器周期性的計(jì)數(shù)進(jìn)行控制。(1)十進(jìn)制計(jì)數(shù)器元件的設(shè)計(jì)十進(jìn)制計(jì)數(shù)器的程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity count10 is port(clr,clk,en:in std_logic; q: buffer std_logic_vector(3 downto 0); c10:out std_logic);end;architecture one of count10 isbegin process (clk,clr) begi

8、n if clr=1 then q=0000; elsif clkevent and clk=1 then if en=1 then if (q9) then q=q+1; else q=0000; end if; end if; end if;end process;process(q)begin if q=1001 then c10=1;else c10=0;end if; end process;end;在源程序中c10是計(jì)數(shù)器進(jìn)位輸出；q3.0是計(jì)數(shù)器的狀態(tài)輸出；clk是始終輸入端；clr是復(fù)位控制輸入端，當(dāng)clr=1時(shí)，q3.0=0；en是使能控制輸入端，當(dāng)en=1時(shí)，計(jì)數(shù)器計(jì)數(shù)，當(dāng)

9、en=0時(shí)，計(jì)數(shù)器保持狀態(tài)不變。編譯成功后進(jìn)行仿真，其仿真波形如下：在項(xiàng)目編譯仿真成功后，將設(shè)計(jì)的十進(jìn)制計(jì)數(shù)器電路設(shè)置成可調(diào)用的元件jishu10.sym，用于以下的頂層設(shè)計(jì)。(2）4位十進(jìn)制計(jì)數(shù)器的頂層設(shè)計(jì)新建一個(gè)原理圖編輯窗，從當(dāng)前的工程目錄中凋出4個(gè)十進(jìn)制計(jì)數(shù)器元件jishu10.sym，并按如圖所示的4位十進(jìn)制計(jì)數(shù)器的頂層原理圖完成電路連接。完成4位十進(jìn)制計(jì)數(shù)器的原理圖編輯以后，即可進(jìn)行仿真測(cè)試和波形分析，其仿真輸出波形如圖所示，當(dāng)rst=0、en=1是其計(jì)數(shù)值在0到9999之間循環(huán)變化，cout為計(jì)數(shù)進(jìn)位輸出信號(hào)，作為后面的量程自動(dòng)切換模塊的輸入脈沖。因此仿真結(jié)果正確無(wú)誤，可將以上設(shè)

10、計(jì)的4位十進(jìn)制計(jì)數(shù)器設(shè)置成可調(diào)用的元件jishu10_4.sym，以備高層設(shè)計(jì)中使用，其元件符號(hào)圖如下圖所示。2.控制模塊設(shè)計(jì)1）閘門信號(hào)的設(shè)計(jì)頻率計(jì)電路工作時(shí)先要產(chǎn)生一個(gè)計(jì)數(shù)允許信號(hào)（即閘門信號(hào)），閘門信號(hào)的寬度為單位時(shí)間，如1s。在閘門信號(hào)有效時(shí)間內(nèi)，對(duì)被測(cè)信號(hào)計(jì)數(shù)，即為信號(hào)的頻率。該頻率計(jì)電路的精度取決于閘門信號(hào)t。本設(shè)計(jì)中選取的基準(zhǔn)信號(hào)頻率為1hz，為了得到1s高電平的周期性閘門信號(hào)，本設(shè)計(jì)采用對(duì)頻率為1khz基準(zhǔn)信號(hào)進(jìn)行2分頻，對(duì)分頻出的信號(hào)進(jìn)行取非變換，這樣得到的門閘信號(hào)高電平為1秒鐘編譯成功后生成元件圖如下：將其電路圖進(jìn)行仿真，其仿真波形如下：對(duì)照其仿真波形，其輸出門閘信號(hào)高電平

11、為1s，符合設(shè)計(jì)，將其電路生成如下元件圖，以便頂層調(diào)用。2）.控制信號(hào)發(fā)生器模塊該模塊主要根據(jù)輸入高電平的1s閘門信號(hào)，產(chǎn)生計(jì)數(shù)允許信號(hào)en，該信號(hào)的高電平的持續(xù)時(shí)間即計(jì)數(shù)允許時(shí)間，與輸入的門閘控制時(shí)鐘脈沖周期相同；產(chǎn)生清零信號(hào)rst，在計(jì)數(shù)使能前對(duì)計(jì)數(shù)器先清零；產(chǎn)生存儲(chǔ)信號(hào)load，在計(jì)數(shù)結(jié)束后，利用上升沿把最新的頻率測(cè)量值保存在顯示寄存器中。3.鎖存器模塊寄存器是在計(jì)數(shù)結(jié)束后，利用觸發(fā)器的上升沿把最新的頻率測(cè)量值保存起來(lái)，這樣在計(jì)數(shù)過(guò)程中可不必一直看著數(shù)碼管顯示器，顯示器將最終的頻率讀數(shù)定期進(jìn)行更新，其輸出將作為動(dòng)態(tài)掃描電路的輸入。4位寄存器的vhdl源程序如下在源程序中l(wèi)oad 是鎖存信

12、號(hào)，上升沿觸發(fā)；din3.0是寄存器輸入；dout3.0是寄存器輸出。編譯仿真后生成元件圖如下圖，以便頂層模塊的調(diào)用 仿真波形：第五章 仿真波形： 仿真結(jié)果中可看出頻率計(jì)設(shè)計(jì)滿足要求。心得體會(huì)：時(shí)間快，一個(gè)星期的實(shí)習(xí)很快就過(guò)去了，雖然我以前把vhdl語(yǔ)言學(xué)過(guò)一遍了，但是這都實(shí)習(xí)中還是碰到了一些問(wèn)題，通過(guò)向老師，向同學(xué)尋求幫助和在網(wǎng)上，在圖書館查找相關(guān)的資料來(lái)一點(diǎn)點(diǎn)解決遇到的問(wèn)題，從中感覺(jué)自己對(duì)vhdl語(yǔ)言的理解又進(jìn)了一步！對(duì)硬件描述語(yǔ)言和純?cè)Z(yǔ)言，如c語(yǔ)言之間的差別又有了更深一層次的理解，不過(guò)自我感覺(jué)想要對(duì)vhdl語(yǔ)言要很熟練的掌握的話，還需要多多的聯(lián)系才行的。另外vhdl的系統(tǒng)描述能力雖強(qiáng)

13、，不過(guò)編寫程序的人也要對(duì)底層的電路有一定的了解才能更加得心應(yīng)手的使用vhdl語(yǔ)言編寫出高效率，準(zhǔn)確的代碼。經(jīng)過(guò)學(xué)習(xí)，我發(fā)現(xiàn)vhdl語(yǔ)言相對(duì)來(lái)講比較簡(jiǎn)單，原來(lái)以為要好幾個(gè)月才能學(xué)會(huì)的語(yǔ)言，沒(méi)想到看了現(xiàn)在就能夠勉強(qiáng)的編寫程序了，更讓人驚喜的是，vhdl的書寫習(xí)慣跟c語(yǔ)言基本上是一樣的，所以我之前的知識(shí)也為這次設(shè)計(jì)打下了基礎(chǔ)，設(shè)計(jì)起來(lái)也沒(méi)那么費(fèi)力了。當(dāng)然，這也得益于vhdl語(yǔ)言的簡(jiǎn)易。不管怎么說(shuō)，課程設(shè)計(jì)已經(jīng)告一段落，fpga算是勉強(qiáng)入門了，以后的造化還要看自己的努力了。總之，我覺(jué)得這一周沒(méi)白過(guò)。 采用常規(guī)電路設(shè)計(jì)數(shù)字頻率計(jì)，所用的器件較多，連線比較復(fù)雜，而且存在延時(shí)較大、測(cè)量誤差較大、可靠性低的缺

14、點(diǎn)。采用復(fù)雜可編程邏輯器件，以eda工具為開(kāi)發(fā)手段、運(yùn)用vhdl語(yǔ)言編程進(jìn)行數(shù)字頻率計(jì)的設(shè)計(jì)，將在系統(tǒng)大大簡(jiǎn)化的同時(shí)，提高儀器整體的性能和可靠性。我們?cè)O(shè)計(jì)的用fpga實(shí)現(xiàn)的6位數(shù)字頻率計(jì)測(cè)頻系統(tǒng)，能過(guò)用數(shù)碼顯示被測(cè)信號(hào)的頻率。我們采用vhdl語(yǔ)言編程，用quartus集成開(kāi)發(fā)環(huán)境進(jìn)行波形仿真、編譯，并下載到fpga中，fpga的功耗低、速度快。經(jīng)測(cè)試，該系統(tǒng)性能可靠、測(cè)量精確。 不過(guò)本系統(tǒng)還有以下缺點(diǎn)：1）不能自適應(yīng)量程，實(shí)現(xiàn)自動(dòng)轉(zhuǎn)換功能。2）測(cè)量的頻率范圍有限。附錄： 源程序：-十進(jìn)制計(jì)數(shù)器 -library ieee;use ieee.std_logic_1164.all;use ieee

15、.std_logic_unsigned.all;entity count10 is port(clr,clk,en:in std_logic; q: buffer std_logic_vector(3 downto 0); c10:out std_logic);end;architecture one of count10 isbegin process (clk,clr) begin if clr=1 then q=0000; elsif clkevent and clk=1 then if en=1 then if (q9) then q=q+1; else q=0000; end if;

16、 end if; end if;end process;process(q)begin if q=1001 then c10=1;else c10=0;end if; end process;end;- 四位寄存器-library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity reg4b is port (load:in std_logic; din:in std_logic_vector(3 downto 0); dout:out std_logic_vector(3 downto 0);end

17、 ;architecture one of reg4b isbegin process(load,din) begin if loadevent and load=1then dout=din; end if; end process;end;-二分頻模塊 -library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity testpl is port(clk:in std_logic; tsten:out std_logic; clr_cnt:out std_logic; load:out std_logic);end;architecture one of testpl is signal div2clk:std_logic;begin process(clk) begin if clkevent and clk=1