1、作者：奮力呼吸 提交日期：2007-11-1 11:11:00 1.信號完整性（Signal Integrity）：就是指電路系統中信號的質量,如果在要求的時間內,信號能不失真地從源端傳送到接收端,我們就稱該信號是完整的。2.傳輸線（Transmission Line）：由兩個具有一定長度的導體組成回路的連接線,我們稱之為傳輸線,有時也被稱為延遲線。3.集總電路（Lumped circuit）：在一般的電路分析中,電路的所有參數,如阻抗、容抗、感抗都集中于空間的各個點上,各個元件上,各點之間的信號是瞬間傳遞的,這種理想化的電路模型稱為集總電路。4.分布式系統(Distributed Syste

2、m)：實際的電路情況是各種參數分布于電路所在空間的各處,當這種分散性造成的信號延遲時間與信號本身的變化時間相比已不能忽略的時侯,整個信號通道是帶有電阻、電容、電感的復雜網絡,這就是一個典型的分布參數系統。5.上升/下降時間（Rise/Fall Time）：信號從低電平跳變為高電平所需要的時間,通常是量度上升/下降沿在10%-90%電壓幅值之間的持續時間,記為Tr。6.截止頻率（Knee Frequency）：這是表征數字電路中集中了大部分能量的頻率范圍（0.5/Tr）,記為Fknee,一般認為超過這個頻率的能量對數字信號的傳輸沒有任何影響。7.特征阻抗（Characteristic Imped

3、ance）：交流信號在傳輸線上傳播中的每一步遇到不變的瞬間阻抗就被稱為特征阻抗,也稱為浪涌阻抗,記為Z0?？梢酝ㄟ^傳輸線上輸入電壓對輸入電流的比率值(V/I)來表示。8.傳輸延遲（Propagation delay）：指信號在傳輸線上的傳播延時,與線長和信號傳播速度有關,記為tPD。9.微帶線（Micro-Strip）：指只有一邊存在參考平面的傳輸線。10.帶狀線（Strip-Line）：指兩邊都有參考平面的傳輸線。11.趨膚效應（Skin effect）：指當信號頻率提高時,流動電荷會漸漸向傳輸線的邊緣靠近,甚至中間將沒有電流通過。與此類似的還有集束效應,現象是電流密集區域集中在導體的內側。

4、12.反射（Reflection）：指由于阻抗不匹配而造成的信號能量的不完全吸收,發射的程度可以有反射系數表示。13.過沖/下沖（Over shoot/under shoot）：過沖就是指接收信號的第一個峰值或谷值超過設定電壓對于上升沿是指第一個峰值超過最高電壓;對于下降沿是指第一個谷值超過最低電壓,而下沖就是指第二個谷值或峰值。14.振蕩：在一個時鐘周期中,反復的出現過沖和下沖,我們就稱之為振蕩。振蕩根據表現形式可分為振鈴（Ringing）和環繞振蕩,振鈴為欠阻尼振蕩,而環繞振蕩為過阻尼振蕩。匹配（Termination）：指為了消除反射而通過添加電阻或電容器件來達到阻抗一致的效果。因為通常

5、采用在源端或終端,所以也稱為端接。15.串擾：串擾是指當信號在傳輸線上傳播時,因電磁耦合對相鄰的傳輸線產生的不期望的電壓噪聲干擾,這種干擾是由于傳輸線之間的互感和互容引起的。信號回流（Return current）：指伴隨信號傳播的返回電流。16.自屏蔽（Self shielding）：信號在傳輸線上傳播時,靠大電容耦合抑制電場,靠小電感耦合抑制磁場來維持低電抗的方法稱為自屏蔽。17.前向串擾（Forward Crosstalk）：指干擾源對犧牲源的接收端產生的第一次干擾,也稱為遠端干擾(Far-end crosstalk)。18.后向串擾（Forward Crosstalk）：指干擾源對犧牲

6、源的發送端產生的第一次干擾,也稱為近端干擾(Near-end crosstalk)。19.屏蔽效率（SE）：是對屏蔽的適用性進行評估的一個參數,單位為分貝。吸收損耗：吸收損耗是指電磁波穿過屏蔽罩的時候能量損耗的數量。20.反射損耗：反射損耗是指由于屏蔽的內部反射導致的能量損耗的數量,他隨著波阻和屏蔽阻抗的比率而變化。21.校正因子：表示屏蔽效率下降的情況的參數,由于屏蔽物吸收效率不高,其內部的再反射會使穿過屏蔽層另一面的能量增加,所以校正因子是個負數,而且只使用于薄屏蔽罩中存在多個反射的情況分析。22.差模EMI：傳輸線上電流從驅動端流到接收端的時候和它回流之間耦合產生的EMI,就叫做差模EM

7、I。23.共模EMI：當兩條或者多條傳輸線以相同的相位和方向從驅動端輸出到接收端的時候,就會產生共模輻射,既共模EMI。24.發射帶寬：即最高頻率發射帶寬,當數字集成電路從邏輯高低之間轉換的時候,輸出端產生的方波信號頻率并不是導致EMI的唯一成分。該方波中包含頻率范圍更寬廣的正弦諧波分量,這些正弦諧波分量是工程師所關心的EMI頻率成分,而最高的EMI頻率也稱為EMI的發射帶寬。25.電磁環境：存在于給定場所的所有電磁現象的總和。26.電磁騷擾：任何能引起裝置、設備或系統性能降低或者對有生命或者無生命物質產生損害作用的電磁現象。27.電磁干擾：電磁騷擾引起設備、傳輸通道和系統性能的下降。28.電

8、磁兼容性：設備或者系統在電磁環境中能正常工作且不對該環境中任何事物構成不能承受的電磁騷擾的能力。29.系統內干擾：系統中出現由本系統內部電磁騷擾引起的電磁干擾。30.系統間干擾：有其他系統產生的電磁干擾對一個系統造成的電磁干擾。31.靜電放電：具有不同靜電電位的物體相互接近或者接觸時候而引起的電荷轉移。建立時間（Setup Time）：建立時間就是接收器件需要數據提前于時鐘沿穩定存在于輸入端的時間。32.保持時間（Hold Time）：為了成功的鎖存一個信號到接收端,器件必須要求數據信號在被時鐘沿觸發后繼續保持一段時間,以確保數據被正確的操作。這個最小的時間就是我們說的保持時間。33.飛行時間

9、（Flight Time）：指信號從驅動端傳輸到接收端,并達到一定的電平之間的延時,和傳輸延遲和上升時間有關。34.Tco：是指器件的輸入時鐘邊緣觸發有效到輸出信號有效的時間差,這是信號在器件內部的所有延遲總和,一般包括邏輯延遲和緩沖延遲。緩沖延遲（buffer delay）：指信號經過緩沖器達到有效的電壓輸出所需要的時間35.時鐘抖動（Jitter）：時鐘抖動是指時鐘觸發沿的隨機誤差,通常可以用兩個或多個時鐘周期之間的差值來量度,這個誤差是由時鐘發生器內部產生的,和后期布線沒有關系。36.時鐘偏移（Skew）：是指由同樣的時鐘產生的多個子時鐘信號之間的延時差異。假時鐘: 假時鐘是指時鐘越過閾

10、值(threshold)無意識地改變了狀態(有時在VIL 或VIH之間)。通常由于過分的下沖(undershoot)或串擾(crosstalk)引起。37.電源完整性(Power Integrity)： 指電路系統中的電源和地的質量。38.同步開關噪聲（Simultaneous Switch Noise）：指當器件處于開關狀態,產生瞬間變化的電流（di/dt）,在經過回流途徑上存在的電感時,形成交流壓降,從而引起噪聲,簡稱SSN。也稱為i噪聲。39.地彈（Ground Bounce）：指由于封裝電感而引起地平面的波動,造成芯片地和系統地不一致的現象。同樣,如果是由于封裝電感引起的芯片和系統電源

11、差異,就稱為電源反彈（Power Bounce）。1. 按電路模塊進行布局，實現同一功能的相關電路稱為一個模塊，電路模塊中的元件應采用就近集中原則，同時數字電路和模擬電路分開2.定位孔、標準孔等非安裝孔周圍1.27mm 內不得貼裝元、器件，螺釘等安裝孔周圍3.5mm（對于M2.5）、4mm（對于M3）內不得貼裝元器件。3. 臥裝電阻、電感（插件）、電解電容等元件的下方避免布過孔，以免波峰焊后過孔與元件殼體短路。4. 元器件的外側距板邊的距離為5mm。5. 貼裝元件焊盤的外側與相鄰插裝元件的外側距離大于2mm。6. 金屬殼體元器件和金屬件（屏蔽盒等）不能與其它元器件相碰，不能緊貼印制線、焊盤，其

12、間距應大于2mm。定位孔、緊固件安裝孔、橢圓孔及板中其它方孔外側距板邊的尺寸大于3mm。7. 發熱元件不能緊鄰導線和熱敏元件；高熱器件要均衡分布8. 電源插座要盡量布置在印制板的四周，電源插座與其相連的匯流條接線端應布置在同側。特別應注意不要把電源插座及其它焊接連接器布置在連接器之間，以利于這些插座、連接器的焊接及電源線纜設計和扎線。電源插座及焊接連接器的布置間距應考慮方便電源插頭的插拔。9. 其它元器件的布置所有IC 元件單邊對齊，有極性元件極性標示明確，同一印制板上極性標示不得多于兩個方向出現兩個方向時，兩個方向互相垂直。10、板面布線應疏密得當，當疏密差別太大時應以網狀銅箔填充，網格大于

13、8mil(或0.2mm)。11、貼片焊盤上不能有通孔，以免焊膏流失造成元件虛焊。重要信號線不準從插座腳間穿過。12、貼片單邊對齊，字符方向一致，封裝方向一致。13、有極性的器件在以同一板上的極性標示方向盡量保持一致元件布線規則1、 畫定布線區域距PCB板邊1mm的區域內，以及安裝孔周圍1mm內，禁止布線2、 電源線盡可能的寬，不應低于18mil；信號線寬不應低于12mil；cpu入出線不應低于10mil（或8mil）；線間距不低于10mil3、 正常過孔不低于30mil4、 雙列直插：焊盤60mil，孔徑40mil1/4W電阻： 51*55mil（0805表貼）；直插時焊盤62mil，孔徑42

14、mil無極電容： 51*55mil（0805表貼）；直插時焊盤50mil，孔徑28mil5、 注意電源線與地線應盡可能呈放射狀，以及信號線不能出現回環走線印制電路板(PCB)在電子產品中，起到支撐電路元件和器件的作用，它同時還提供電路元件和器件之間的電氣連接。其實，PCB的設計，遠非排列、固定元器件，連通元器件引腳這樣簡單，PCB設計的好壞對產品的抗干擾能力影響很大，甚至對今后產品的性能起決定性的作用。隨著電于技術的飛速發展，元器件和產品的外型尺寸都越來越小，工作頻率越來越高，使得PCB上元器件的密度大幅提高，增加了PCB設計、加工的難度。因此，PCB設計始終是電子產品開發設計中最重要的內容之

15、一。 一、布局與布線是設計中的兩個最重要內容所謂布局就是把電路圖上所有的元器件都合理地安排到有限面積的PCB上。最關鍵的問題是：開關、按鈕、旋鈕等操作件，以及結構件（以下簡稱“特殊元件”）等，必須被安排在指定的位置上；其他元器件的位置安排，必須同時兼顧到布線的布通率和電氣性能的最優化，以及今后的生產工藝和造價等多方面因素。這種“兼顧”往往是對設計師的水平和經驗的挑戰。布線就是在布局之后，通過設計銅鉑的走線圖，按照原理圖連通所有的走線。顯然，布局的合理程度直接影響布線的成功率，往往在布線過程中還需要對布局作適當的調整。布線設計可以采用雙層走線和單層走線，對于極其復雜的設計也可以考慮采用多層布線方

16、案，但為了降低產品的造價，一般應盡量采用單層布線方案。對于個別無法布通的走線，可以采用標準間距短跳線或長跳線（軟線）連通。二、設計的一般原則1.尺寸大小和形狀的確定首先根據產品的機械結構確定。當空間位置較富余時，應盡量選擇小面積的。因為面積太大時，印制線條長，阻抗增加，抗噪聲能力下降，成本也增加，但還要充分考慮到元器件的散熱和鄰近走線易受干擾等因素。2.布局 特殊元件的布局原則 盡可能縮短高頻元器件之間的連線，設法減少它們的分布參數和相互間的電磁干擾。易受干擾的元器件不能相互挨得太近，輸入和輸出元件應盡量遠離。某些元器件或導線之間可能有較高的電位差，應加大它們之間的距離，以免放電引出意外短路。

17、帶高電壓的元器件應盡量布置在調試時手不易觸及的地方。重量超過的元器件、應當用支架加以固定，然后焊接。那些又大又重、發熱量多的元器件，不宜裝在印制板上，而應裝在整機的機箱底板上，且應考慮散熱問題。熱敏元件應遠離發熱元件。對于電位器、可調電感線圈、可變電容器、微動開關等可調元件的布局應考慮整機的結構要求。若是機內調節，應放在印制板上方便于調節的地方；若是機外調節，其位置要與調節旋鈕在機箱面板上的位置相適應。應留出PCB定位孔及固定支架所占用的位置。 普通元器件的布局原則 按照電路的流程安排各個電路單元的位置，使布局便于信號流通，并使信號盡可能保持一致的流向。以每個功能電路的核心元件為中心，圍繞它來

18、進行布局。元器件應均勻、整齊、緊湊地排列在上盡量減少和縮短各元器件之間的引線和連接。在高頻下工作的電路，要考慮元器件之間的分布參數。一般電路應盡可能使元器件平行排列。這樣，不但美觀而且裝焊容易易于批量生產。位于電路板邊緣的元器件，離電路板邊緣一般不小于。電路板的最佳形狀為矩形。長寬比為：成：。電路板面尺寸大于時應考慮電路板所受的機械強度。3布線 相同信號的電路模塊輸入端與輸出端的導線應盡量避免相鄰平行。最好加線間地線，以免發生反饋藕合。印制銅鉑導線的最小寬度主要由導線與絕緣基扳間的粘附強度和流過它們的電流值決定。當銅箔厚度為 ，導線寬度為時，通過的電流，溫升不會高于，可滿足一般的設計要求，其他

19、情況下的銅鉑寬度選擇可依次類推。對于集成電路，尤其是數字電路，通常選導線寬度就可以了。當然，只要允許，還是盡可能用寬線尤其是電源線和地線。導線的最小間距主要由最壞情況下的線間絕緣電阻和擊穿電壓決定。對于集成電路，尤其是數字電路，只要工藝允許，可使間距小至。由于直角或銳角在高頻電路中會影響電氣性能，因此印制銅鉑導線的拐彎處一般取圓弧形。此外，盡量避免使用大面積銅箔，否則長時間受熱時，易發生銅箔膨脹和脫落現象。必須用大面積銅箔時，最好用柵格狀這樣有利于排除銅箔與基板間粘合劑受熱產生的揮發性氣體。4焊盤 焊盤用來焊接元器件的引腳，對于無固定支架的元器件，焊盤也起到支撐、固定元器件的承重作用。焊盤中心

20、孔要比元器件引線直徑稍大一些，但焊盤太大時易形成虛焊。一般情況下，焊盤外徑不小于()，其中為焊盤中心孔徑。對高密度的數字電路，焊盤最小直徑可取()。在位置許可的情況下，焊盤面積宜大不宜?。晃恢脫頂D時，也可采用異型（橢圓或長方形）焊盤，以增加焊盤的實際有效面積。三、及電路抗干擾措施抗干擾設計與具體電路有著密切的關系，是一個很復雜的技術問題。這里僅就抗干擾設計中的幾項最基本的措施做一些簡要說明。更詳細的方法請參閱專業書籍。電源線設計 根據印制線路板電流的大小，盡量加粗電源線寬度，減少環路電阻。尤其要注意使電源線、地線中的供電方向，與數據、信號的傳遞方向相反，即：從末級向前級推進的供電方式，這樣有助

21、于增強抗噪聲能力。地線設計 地線既是特殊的電源線，也是信號線。除了遵循電源線設計的一般原則外，還要做到：不同的信號對地線的結構有不同的要求。數字地與模擬地分開，若線路板上既有邏輯電路又有線性電路，應使它們盡量分開；低頻電路的地應盡量采用單點并聯接地，實際布線有困難時可部分串聯后再并聯接地；高頻電路宜采用多點串聯接地，地線應短而粗，高頻元件周圍盡量用柵格狀大面積地箔。接地線應盡量加粗。若接地線太細，接地電位將隨電流的變化和信號頻率的變化而變化，使噪聲加大，嚴重時將引起自激。因此應盡量加粗接地線，使它能通過三倍于印制板上的允許電流。如有可能，接地線寬度應在以上。數字電路系統的接地線構成閉環路，能提

22、高抗噪聲能力。退藕電容配置 設計的常規做法之一是在印制板的各個關鍵部位配置適當的退藕電容，以提高電源回路的抗干擾能力。退藕電容的一般配置原則是：電源輸入端跨接的電解電容器。如有可能，接以上的更好。原則上每個集成電路芯片都應布置一個的瓷片電容，如遇印制板空隙不夠，可每個芯片布置一個的鉭電容。對于抗噪能力弱、關斷時電源變化大的器件，如 、存儲器件，應在芯片的電源線和地線引腳之間直接接入退藕電容。電容引線不能太長，尤其是高頻旁路電容不能有引線。此外，還應注意以下兩點：a）在印制板中有接觸器、繼電器、按鈕等元件時，操作它們時均會產生較大火花放電，必須采用電路來吸收放電電流。一般取，取。b）的輸入阻抗很

23、高，且易受感應干擾，因此在使用時對不用使用的端子要接地或接正電源。四、設計的一般步驟確定尺寸、形狀；確定特殊元件的位置；確定普通元器件位置；嘗試布線；修改布局；布設短線；布設長線；優化電源線；工藝設計；標注與文字?？梢越柚鶳ROTEL等輔助設計軟件，輔助完成布線設計。介紹一些基本的PCB布線技巧一、在PCB設計中，布線是完成產品設計的重要步驟，可以說前面的準備工作都是為它而做的， 在整個PCB中，以布線的設計過程限定最高，技巧最細、工作量最大。PCB布線有單面布線、 雙面布線及多層布線。布線的方式也有兩種：自動布線及交互式布線，在自動布線之前， 可以用交互式預先對要求比較嚴格的線進行布線，輸入

24、端與輸出端的邊線應避免相鄰平行， 以免產生反射干擾。必要時應加地線隔離，兩相鄰層的布線要互相垂直，平行容易產生寄生耦合。自動布線的布通率，依賴于良好的布局，布線規則可以預先設定， 包括走線的彎曲次數、導通孔的數目、步進的數目等。一般先進行探索式布經線，快速地把短線連通， 然后進行迷宮式布線，先把要布的連線進行全局的布線路徑優化，它可以根據需要斷開已布的線。 并試著重新再布線，以改進總體效果。對目前高密度的PCB設計已感覺到貫通孔不太適應了， 它浪費了許多寶貴的布線通道，為解決這一矛盾，出現了盲孔和埋孔技術，它不僅完成了導通孔的作用， 還省出許多布線通道使布線過程完成得更加方便，更加流暢，更為完

25、善，PCB 板的設計過程是一個復雜而又簡單的過程，要想很好地掌握它，還需廣大電子工程設計人員去自已體會， 才能得到其中的真諦。 1 電源、地線的處理既使在整個PCB板中的布線完成得都很好，但由于電源、 地線的考慮不周到而引起的干擾，會使產品的性能下降，有時甚至影響到產品的成功率。所以對電、 地線的布線要認真對待，把電、地線所產生的噪音干擾降到最低限度，以保證產品的質量。對每個從事電子產品設計的工程人員來說都明白地線與電源線之間噪音所產生的原因， 現只對降低式抑制噪音作以表述：眾所周知的是在電源、地線之間加上去耦電容。盡量加寬電源、地線寬度，最好是地線比電源線寬，它們的關系是：地線電源線信號線，

26、通常信號線寬為：0.20.3mm,最經細寬度可達0.050.07mm,電源線為1.22.5mm對數字電路的PCB可用寬的地導線組成一個回路, 即構成一個地網來使用(模擬電路的地不能這樣使用)用大面積銅層作地線用,在印制板上把沒被用上的地方都與地相連接作為地線用。或是做成多層板，電源，地線各占用一層。二、 數字電路與模擬電路的共地處理現在有許多PCB不再是單一功能電路（數字或模擬電路），而是由數字電路和模擬電路混合構成的。因此在布線時就需要考慮它們之間互相干擾問題，特別是地線上的噪音干擾。數字電路的頻率高，模擬電路的敏感度強，對信號線來說，高頻的信號線盡可能遠離敏感的模擬電路器件，對地線來說，整

27、人PCB對外界只有一個結點，所以必須在PCB內部進行處理數、模共地的問題，而在板內部數字地和模擬地實際上是分開的它們之間互不相連，只是在PCB與外界連接的接口處（如插頭等）。數字地與模擬地有一點短接，請注意，只有一個連接點。也有在PCB上不共地的，這由系統設計來決定。三、信號線布在電（地）層上在多層印制板布線時，由于在信號線層沒有布完的線剩下已經不多，再多加層數就會造成浪費也會給生產增加一定的工作量，成本也相應增加了，為解決這個矛盾，可以考慮在電（地）層上進行布線。首先應考慮用電源層，其次才是地層。因為最好是保留地層的完整性。 四、大面積導體中連接腿的處理在大面積的接地（電）中，常用元器件的腿

28、與其連接，對連接腿的處理需要進行綜合的考慮，就電氣性能而言，元件腿的焊盤與銅面滿接為好，但對元件的焊接裝配就存在一些不良隱患如：焊接需要大功率加熱器。容易造成虛焊點。所以兼顧電氣性能與工藝需要，做成十字花焊盤，稱之為熱隔離（heat shield）俗稱熱焊盤（Thermal），這樣，可使在焊接時因截面過分散熱而產生虛焊點的可能性大大減少。多層板的接電（地）層腿的處理相同。 五、 布線中網絡系統的作用在許多CAD系統中，布線是依據網絡系統決定的。網格過密，通路雖然有所增加，但步進太小，圖場的數據量過大，這必然對設備的存貯空間有更高的要求，同時也對象計算機類電子產品的運算速度有極大的影響。而有些通

29、路是無效的，如被元件腿的焊盤占用的或被安裝孔、定們孔所占用的等。網格過疏，通路太少對布通率的影響極大。所以要有一個疏密合理的網格系統來支持布線的進行。標準元器件兩腿之間的距離為0.1英寸(2.54mm),所以網格系統的基礎一般就定為0.1英寸(2.54 mm)或小于0.1英寸的整倍數，如：0.05英寸、0.025英寸、0.02英寸等。6 設計規則檢查（DRC）布線設計完成后，需認真檢查布線設計是否符合設計者所制定的規則，同時也需確認所制定的規則是否符合印制板生產工藝的需求，一般檢查有如下幾個方面：線與線，線與元件焊盤，線與貫通孔，元件焊盤與貫通孔，貫通孔與貫通孔之間的距離是否合理，是否滿足生產

30、要求。電源線和地線的寬度是否合適，電源與地線之間是否緊耦合（低的波阻抗）？在PCB中是否還有能讓地線加寬的地方。對于關鍵的信號線是否采取了最佳措施，如長度最短，加保護線，輸入線及輸出線被明顯地分開。模擬電路和數字電路部分，是否有各自獨立的地線。后加在PCB中的圖形（如圖標、注標）是否會造成信號短路。對一些不理想的線形進行修改。在PCB上是否加有工藝線？阻焊是否符合生產工藝的要求，阻焊尺寸是否合適，字符標志是否壓在器件焊盤上，以免影響電裝質量。多層板中的電源地層的外框邊緣是否縮小，如電源地層的銅箔露出板外容易造成短路。 布線（Layout）是PCB設計工程師最基本的工作技能之一。走線的好壞將直接

31、影響到整個系統的性能，大多數高速的設計理論也要最終經過Layout得以實現并驗證，由此可見，布線在高速PCB設計中是至關重要的。下面將針對實際布線中可能遇到的一些情況，分析其合理性，并給出一些比較優化的走線策略。主要從直角走線，差分走線，蛇形線等三個方面來闡述。1 直角走線直角走線一般是PCB布線中要求盡量避免的情況，也幾乎成為衡量布線好壞的標準之一，那么直角走線究竟會對信號傳輸產生多大的影響呢？從原理上說，直角走線會使傳輸線的線寬發生變化，造成阻抗的不連續。其實不光是直角走線，頓角，銳角走線都可能會造成阻抗變化的情況。直角走線的對信號的影響就是主要體現在三個方面：一是拐角可以等效為傳輸線上的

32、容性負載，減緩上升時間；二是阻抗不連續會造成信號的反射；三是直角尖端產生的EMI。傳輸線的直角帶來的寄生電容可以由下面這個經驗公式來計算：C=61W(Er)1/2/Z0 在上式中，C就是指拐角的等效電容（單位：pF），W指走線的寬度（單位：inch），r指介質的介電常數，Z0就是傳輸線的特征阻抗。舉個例子，對于一個4Mils的50歐姆傳輸線（r為4.3）來說，一個直角帶來的電容量大概為0.0101pF，進而可以估算由此引起的上升時間變化量：T10-90%=2.2*C*Z0/2 = 2.2*0.0101*50/2 = 0.556ps通過計算可以看出，直角走線帶來的電容效應是極其微小的。由于直角走

33、線的線寬增加，該處的阻抗將減小，于是會產生一定的信號反射現象，我們可以根據傳輸線章節中提到的阻抗計算公式來算出線寬增加后的等效阻抗，然后根據經驗公式計算反射系數：=(Zs-Z0)/(Zs+Z0)，一般直角走線導致的阻抗變化在7%-20%之間，因而反射系數最大為0.1左右。而且，從下圖可以看到，在W/2線長的時間內傳輸線阻抗變化到最小，再經過W/2時間又恢復到正常的阻抗，整個發生阻抗變化的時間極短，往往在10ps之內，這樣快而且微小的變化對一般的信號傳輸來說幾乎是可以忽略的。很多人對直角走線都有這樣的理解，認為尖端容易發射或接收電磁波，產生EMI，這也成為許多人認為不能直角走線的理由之一。然而很

34、多實際測試的結果顯示，直角走線并不會比直線產生很明顯的EMI。也許目前的儀器性能，測試水平制約了測試的精確性，但至少說明了一個問題，直角走線的輻射已經小于儀器本身的測量誤差?？偟恼f來，直角走線并不是想象中的那么可怕。至少在GHz以下的應用中，其產生的任何諸如電容，反射，EMI等效應在TDR測試中幾乎體現不出來，高速PCB設計工程師的重點還是應該放在布局，電源/地設計，走線設計，過孔等其他方面。當然，盡管直角走線帶來的影響不是很嚴重，但并不是說我們以后都可以走直角線，注意細節是每個優秀工程師必備的基本素質，而且，隨著數字電路的飛速發展，PCB工程師處理的信號頻率也會不斷提高，到10GHz以上的R

35、F設計領域，這些小小的直角都可能成為高速問題的重點對象。 2 差分走線差分信號（Differential Signal）在高速電路設計中的應用越來越廣泛，電路中最關鍵的信號往往都要采用差分結構設計，什么另它這么倍受青睞呢？在PCB設計中又如何能保證其良好的性能呢？帶著這兩個問題，我們進行下一部分的討論。何為差分信號？通俗地說，就是驅動端發送兩個等值、反相的信號，接收端通過比較這兩個電壓的差值來判斷邏輯狀態“0”還是“1”。而承載差分信號的那一對走線就稱為差分走線。差分信號和普通的單端信號走線相比，最明顯的優勢體現在以下三個方面：a.抗干擾能力強，因為兩根差分走線之間的耦合很好，當外界存在噪聲干

36、擾時，幾乎是同時被耦合到兩條線上，而接收端關心的只是兩信號的差值，所以外界的共模噪聲可以被完全抵消。 b.能有效抑制EMI，同樣的道理，由于兩根信號的極性相反，他們對外輻射的電磁場可以相互抵消，耦合的越緊密，泄放到外界的電磁能量越少。c.時序定位精確，由于差分信號的開關變化是位于兩個信號的交點，而不像普通單端信號依靠高低兩個閾值電壓判斷，因而受工藝，溫度的影響小，能降低時序上的誤差，同時也更適合于低幅度信號的電路。目前流行的LVDS（low voltage differential signaling）就是指這種小振幅差分信號技術。對于PCB工程師來說，最關注的還是如何確保在實際走線中能完全發

37、揮差分走線的這些優勢。也許只要是接觸過Layout的人都會了解差分走線的一般要求，那就是“等長、等距”。等長是為了保證兩個差分信號時刻保持相反極性，減少共模分量；等距則主要是為了保證兩者差分阻抗一致，減少反射。“盡量靠近原則”有時候也是差分走線的要求之一。但所有這些規則都不是用來生搬硬套的，不少工程師似乎還不了解高速差分信號傳輸的本質。下面重點討論一下PCB差分信號設計中幾個常見的誤區。誤區一：認為差分信號不需要地平面作為回流路徑，或者認為差分走線彼此為對方提供回流途徑。造成這種誤區的原因是被表面現象迷惑，或者對高速信號傳輸的機理認識還不夠深入。從圖1-8-15的接收端的結構可以看到，晶體管Q

38、3,Q4的發射極電流是等值，反向的，他們在接地處的電流正好相互抵消（I1=0），因而差分電路對于類似地彈以及其它可能存在于電源和地平面上的噪音信號是不敏感的。地平面的部分回流抵消并不代表差分電路就不以參考平面作為信號返回路徑，其實在信號回流分析上，差分走線和普通的單端走線的機理是一致的，即高頻信號總是沿著電感最小的回路進行回流，最大的區別在于差分線除了有對地的耦合之外，還存在相互之間的耦合，哪一種耦合強，那一種就成為主要的回流通路，圖1-8-16是單端信號和差分信號的地磁場分布示意圖。在PCB電路設計中，一般差分走線之間的耦合較小，往往只占1020%的耦合度，更多的還是對地的耦合，所以差分走線

39、的主要回流路徑還是存在于地平面。當地平面發生不連續的時候，無參考平面的區域，差分走線之間的耦合才會提供主要的回流通路，見圖1-8-17所示。盡管參考平面的不連續對差分走線的影響沒有對普通的單端走線來的嚴重，但還是會降低差分信號的質量，增加EMI，要盡量避免。也有些設計人員認為，可以去掉差分走線下方的參考平面，以抑制差分傳輸中的部分共模信號，但從理論上看這種做法是不可取的，阻抗如何控制？不給共模信號提供地阻抗回路，勢必會造成EMI輻射，這種做法弊大于利。誤區二：認為保持等間距比匹配線長更重要。在實際的PCB布線中，往往不能同時滿足差分設計的要求。由于管腳分布，過孔，以及走線空間等因素存在，必須通

40、過適當的繞線才能達到線長匹配的目的，但帶來的結果必然是差分對的部分區域無法平行，這時候我們該如何取舍呢？在下結論之前我們先看看下面一個仿真結果。從上面的仿真結果看來，方案1和方案2波形幾乎是重合的，也就是說，間距不等造成的影響是微乎其微的，相比較而言，線長不匹配對時序的影響要大得多（方案3）。再從理論分析來看，間距不一致雖然會導致差分阻抗發生變化，但因為差分對之間的耦合本身就不顯著，所以阻抗變化范圍也是很小的，通常在10%以內，只相當于一個過孔造成的反射，這對信號傳輸不會造成明顯的影響。而線長一旦不匹配，除了時序上會發生偏移，還給差分信號中引入了共模的成分，降低信號的質量，增加了EMI。可以這

41、么說，PCB差分走線的設計中最重要的規則就是匹配線長，其它的規則都可以根據設計要求和實際應用進行靈活處理。誤區三：認為差分走線一定要靠的很近。讓差分走線靠近無非是為了增強他們的耦合，既可以提高對噪聲的免疫力，還能充分利用磁場的相反極性來抵消對外界的電磁干擾。雖說這種做法在大多數情況下是非常有利的，但不是絕對的，如果能保證讓它們得到充分的屏蔽，不受外界干擾，那么我們也就不需要再讓通過彼此的強耦合達到抗干擾和抑制EMI的目的了。如何才能保證差分走線具有良好的隔離和屏蔽呢？增大與其它信號走線的間距是最基本的途徑之一，電磁場能量是隨著距離呈平方關系遞減的，一般線間距超過4倍線寬時，它們之間的干擾就極其

42、微弱了，基本可以忽略。此外，通過地平面的隔離也可以起到很好的屏蔽作用，這種結構在高頻的（10G以上）IC封裝PCB設計中經常會用采用，被稱為CPW結構，可以保證嚴格的差分阻抗控制（2Z0），如圖1-8-19。差分走線也可以走在不同的信號層中，但一般不建議這種走法，因為不同的層產生的諸如阻抗、過孔的差別會破壞差模傳輸的效果，引入共模噪聲。此外，如果相鄰兩層耦合不夠緊密的話，會降低差分走線抵抗噪聲的能力，但如果能保持和周圍走線適當的間距，串擾就不是個問題。在一般頻率（GHz以下），EMI也不會是很嚴重的問題，實驗表明，相距500Mils的差分走線，在3米之外的輻射能量衰減已經達到60dB，足以滿足

43、FCC的電磁輻射標準，所以設計者根本不用過分擔心差分線耦合不夠而造成電磁不兼容問題。3 蛇形線蛇形線是Layout中經常使用的一類走線方式。其主要目的就是為了調節延時，滿足系統時序設計要求。設計者首先要有這樣的認識：蛇形線會破壞信號質量，改變傳輸延時，布線時要盡量避免使用。但實際設計中，為了保證信號有足夠的保持時間，或者減小同組信號之間的時間偏移，往往不得不故意進行繞線。那么，蛇形線對信號傳輸有什么影響呢？走線時要注意些什么呢？其中最關鍵的兩個參數就是平行耦合長度（Lp）和耦合距離（S），如圖1-8-21所示。很明顯，信號在蛇形走線上傳輸時，相互平行的線段之間會發生耦合，呈差模形式，S越小，L

44、p越大，則耦合程度也越大。可能會導致傳輸延時減小，以及由于串擾而大大降低信號的質量，其機理可以參考第三章對共模和差模串擾的分析。下面是給Layout工程師處理蛇形線時的幾點建議：1 盡量增加平行線段的距離（S），至少大于3H，H指信號走線到參考平面的距離。通俗的說就是繞大彎走線，只要S足夠大，就幾乎能完全避免相互的耦合效應。2 減小耦合長度Lp，當兩倍的Lp延時接近或超過信號上升時間時，產生的串擾將達到飽和。3 帶狀線（Strip-Line）或者埋式微帶線（Embedded Micro-strip）的蛇形線引起的信號傳輸延時小于微帶走線（Micro-strip）。理論上，帶狀線不會因為差模串擾

45、影響傳輸速率。4 高速以及對時序要求較為嚴格的信號線，盡量不要走蛇形線，尤其不能在小范圍內蜿蜒走線。5 可以經常采用任意角度的蛇形走線，如圖1-8-20中的C結構，能有效的減少相互間的耦合。6 高速PCB設計中，蛇形線沒有所謂濾波或抗干擾的能力，只可能降低信號質量，所以只作時序匹配之用而無其它目的。7 有時可以考慮螺旋走線的方式進行繞線，仿真表明，其效果要優于正常的蛇形走線。1. 單面焊盤：不要用填充塊來充當表面貼裝元件的焊盤，應該用單面焊盤，通常情況下單面焊盤不鉆孔，所以應將孔徑設置為0。2. 過孔與焊盤：過孔不要用焊盤代替，反之亦然。3. 文字要求：字符標注等應盡量避免上焊盤，尤其是表面貼

46、裝元件的焊盤和在Bottem層上的焊盤，更不應印有字符和標注。如果實在空間太小放不了字符而需放在焊盤上的，又無特殊聲明是否保留字符，我們在做板時將切除Bottem層上任何上焊盤的字符部分（不是整個字符切除）和切除TOP層上表貼元件焊盤上的字符部分，以保證焊接的可靠性。大銅皮上印字符的，先噴錫后印字符，字符不作切削。板外字符一律做刪除處理。4. 阻焊綠油要求：A. 凡是按規范設計，元件的焊接點用焊盤來表示，這些焊盤（包括過孔）均會自動不上阻焊，但是若用填充塊當表貼焊盤或用線段當金手指插頭，而又不作特別處理，阻焊油將掩蓋這些焊盤和金手指，容易造成誤解性錯誤。B. 電路板上除焊盤外，如果需要某些區域

47、不上阻焊油墨（即特殊阻焊），應該在相應的圖層上（頂層的畫在Top Solder Mark層，底層的則畫在Bottom Solder Mask 層上）用實心圖形來表達不要上阻焊油墨的區域。比如要在Top層一大銅面上露出一個矩形區域上鉛錫，可以直接在Top Solder Mask層上畫出這個實心的矩形，而無須編輯一個單面焊盤來表達不上阻焊油墨。C對于有BGA的板，BGA焊盤旁的過孔焊盤在元件面均須蓋綠油。5. 鋪銅區要求：大面積鋪銅無論是做成網格或是鋪實銅，要求距離板邊大于0.5mm。對網格的無銅格點尺寸要求大于15mil15mil，即網格參數設定窗口中Plane Settings中的(Grid

48、Size值)-(Track Width值)15mil，Track Width值10,如果網格無銅格點小于15mil15mil在生產中容易造成線路板其它部位開路，此時應鋪實銅，設定:(Grid Size值)-(Track Width值)-1mil。6. 外形的表達方式:外形加工圖應該在Mech1層繪制，如板內有異形孔、方槽、方孔等也畫在Mech1層上，最好在槽內寫上CUT字樣及尺寸，在繪制方孔、方槽等的輪廓線時要考慮加工轉折點及端點的圓弧，因為用數控銑床加工，銑刀的直徑一般為2.4mm，最小不小于1.2mm。如果不用1/4圓弧來表示轉折點及端點圓角，應該在Mech1層上用箭頭加以標注，同時請標注

49、最終外形的公差范圍，如圖： R1.2mm4 CUT CUT CUT 長 方 孔 孔 R 銑刀半徑7. 焊盤上開長孔的表達方式：應該將焊盤鉆孔孔徑設為長孔的寬度，并在Mech1層上畫出長孔的輪廓，注意兩頭是圓弧，考慮好安裝尺寸。8. 金屬化孔與非金屬化孔的表達：一般沒有作任何說明的通層（Multilayer）焊盤孔，都將做孔金屬化，如果不要做孔金屬化請用箭頭和文字標注在Mech1層上。對于板內的異形孔、方槽、方孔等如果邊緣有銅箔包圍，請注明是否孔金屬化。常規下孔和焊盤一樣大或無焊盤的且又無電氣性能的孔視為非金屬化孔。platedNo plated No plated9. 元件腳是正方形時如何設置

50、孔尺寸：一般正方形插腳的邊長小于3mm時，可以用圓孔裝配，孔徑應設為稍大于（考慮動配合）正方形的對角線值，千萬不要大意設為邊長值，否則無法裝配。對較大的方形腳應在Mech1繪出方孔的輪廓線。10. 當多塊不同的板繪在一個文件中，并希望分割交貨請在Mech1層為每塊板畫一個邊框，板間留100mil的間距。11.鉆孔孔徑的設置與焊盤最小值的關系： 一般布線的前期放置元件時就應考慮元件腳徑、焊盤直徑、過孔孔徑及過孔盤徑，以免布完線再修改帶來的不便。如果將元件的焊盤成品孔直徑設定為X mil，則焊盤直徑應設定為X+18mil。D 焊盤銅箔 基材X 孔 d 孔的剖面圖 X：設定的焊孔徑(我公司的工藝水平

51、，最小值0.3mm)。d：生產時鉆孔孔徑（一般等于X+6mil）D：焊盤外徑：（d-X）/2：孔金屬化孔壁厚度過孔設置類似焊盤：一般過孔孔徑0.3mm，過孔盤設為X+16mil。12. 線寬 線距 焊盤與線間距 焊盤與焊盤間距 字符線寬 字符高度 建議值 8mil 8mil 8mil 8mil 8mil 45mil 極限值 5mil 5mil 5mil 5mil 6mil 35mil 13成品孔直徑（X）與電地隔離盤直徑（Y）關系：YX+42mil，隔離帶寬12mil。以上參數的下限值為工藝極限，為了更可靠請盡量略大于此值。 akin 2007-05-20 11:57 目前電子器材用于各類電子

52、設備和系統仍然以印制電路板為主要裝配方式。實踐證明，即使電路原理圖設計正確，印制電路板設計不當，也會對電子設備的可靠性產生不利影響。例如，如果印制板兩條細平行線靠得很近，則會形成信號波形的延遲，在傳輸線的終端形成反射噪聲。因此，在設計印制電路板的時候，應注意采用正確的方法。 地線設計 在電子設備中，接地是控制干擾的重要方法。如能將接地和屏蔽正確結合起來使用，可解決大部分干擾問題。電子設備中地線結構大致有系統地、機殼地（屏蔽地）、數字地（邏輯地）和模擬地等。在地線設計中應注意以下幾點：1.正確選擇單點接地與多點接地在低頻電路中，信號的工作頻率小于1MHz，它的布線和器件間的電感影響較小，而接地電

53、路形成的環流對干擾影響較大，因而應采用一點接地。當信號工作頻率大于10MHz時，地線阻抗變得很大，此時應盡量降低地線阻抗，應采用就近多點接地。當工作頻率在110MHz時，如果采用一點接地，其地線長度不應超過波長的1/20，否則應采用多點接地法。2.將數字電路與模擬電路分開電路板上既有高速邏輯電路，又有線性電路，應使它們盡量分開，而兩者的地線不要相混，分別與電源端地線相連。要盡量加大線性電路的接地面積。3.盡量加粗接地線若接地線很細，接地電位則隨電流的變化而變化，致使電子設備的定時信號電平不穩，抗噪聲性能變壞。因此應將接地線盡量加粗，使它能通過三位于印制電路板的允許電流。如有可能，接地線的寬度應

54、大于3mm。4.將接地線構成閉環路 設計只由數字電路組成的印制電路板的地線系統時，將接地線做成閉環路可以明顯的提高抗噪聲能力。其原因在于：印制電路板上有很多集成電路元件，尤其遇有耗電多的元件時，因受接地線粗細的限制，會在地結上產生較大的電位差，引起抗噪聲能力下降，若將接地結構成環路，則會縮小電位差值，提高電子設備的抗噪聲能力。 PROTEL技術大全 1.原理圖常見錯誤： （1）ERC報告管腳沒有接入信號： a. 創建封裝時給管腳定義了I/O屬性； b.創建元件或放置元件時修改了不一致的grid屬性，管腳與線沒有連上； c. 創建元件時pin方向反向，必須非pin name端連線。 （2）元件跑

55、到圖紙界外：沒有在元件庫圖表紙中心創建元件。 （3）創建的工程文件網絡表只能部分調入pcb：生成netlist時沒有選擇為global。 （4）當使用自己創建的多部分組成的元件時，千萬不要使用annotate.2.PCB中常見錯誤： （1）網絡載入時報告NODE沒有找到： a. 原理圖中的元件使用了pcb庫中沒有的封裝； b. 原理圖中的元件使用了pcb庫中名稱不一致的封裝； c. 原理圖中的元件使用了pcb庫中pin number不一致的封裝。如三極管：sch中pin number 為e,b,c, 而pcb中為1，2，3。 （2）打印時總是不能打印到一頁紙上： a. 創建pcb庫時沒有在原點； b. 多次移動和旋轉了元件，pcb板界外有隱藏的字符。選擇顯示所有隱藏的字符， 縮小pcb, 然后移動字符到邊界內。（3）DRC報告網絡被分成幾個部分：表示這個網絡沒有連通，看報告文件，使用選擇CONNECTED COPPER查找。另外提醒朋