LDO單元及其模塊版圖設計案例目錄TOC\o"1-3"\h\u14304LDO單元及其模塊版圖設計案例 1156731.1PMOS管版圖繪制 1169511.1.1第一個PMOS單元版圖繪制 2145431.1.2第四、第五個PMOS單元版圖繪制 3138831.2NMOS管版圖設計 611611.2.1差分對的匹配 7182661.2.2NMOS管匹配 7126451.3電阻 8268091.3.1電阻匹配分析 8316321.3.2電阻版圖設計 833331.4電容 10239141.1.1電容分析 10301731.1.2電容匹配 1020031.5第一個LDO電路版圖繪制 1160031.6第一個LDO電路版圖驗證 12209231.6.1DRC驗證 12313221.6.2LVS驗證 141.1PMOS管版圖繪制根據圖1.1所示，第一個LDO電路一共有7個PMOS管組成，分別分為5個區域進行繪制。其中繪制的PMOS管為帶隔離的PMOS管，所以在繪制過程中，采用放在一個隔離區域內進行繪制，以減少面積。③②①⑤④③②①⑤④圖1.1第一個LDO電路PMOS管版圖分割1.1.1第一個PMOS單元版圖繪制如圖1.1所示繪制第一個PMOS單元模塊，第一個單元模塊有兩個PMOS管組成，一個PMOS管有兩個PMOS管，其中寬長比為2u/1.3u，單個Fingers，柵極相連，源極相連，第一個PMOS管的漏極鏈接兩個PMOS管的柵極。因為兩個管子分別為M1、M2各兩個，所以采用共質心的布局，為M1M2M1M2。共質心布局可分為兩種，一種為M1M2M1M2，另一種為M1M2M2M1，兩種共質心布局，本次課題才用第一種方式，第一種共質心布局采用質心點最近，M1、M2兩個對受到外界影響是一樣的，而第二種，對比第一種布局方式，采用的是共質心，質心點在一個點上，但是M1M2兩管對受到外界影響不一樣，需要外加Dummy來解決外界環境的問題，而第一種因為影響一樣，所不用外加Dummy，所以采用第一種與第二種布局，無太大區別，所以采用第一種布局，如圖1.2所示。其中采用源漏合并的方式來接連，可以大大的減少使用金屬的面試，但是應對公司要求，后續電路不采用源漏合并的方式進行繪制，因為源漏合并的方法，雖然節約了大量的面積節約了一部分成本問題，但是在電路出現問題修改電路和版圖的時候，在工藝中所需要修改的金屬變多，大大的增加了成本的問題，不利于后期工程師修改電路，所以采用公司要求，后期不采用源漏合并的方式方法進行繪制。圖1.2PMOS管中M1、M2版圖根據電路所繪制版圖，M1、M2之間為兩個PMOS管的源極相連，所以在版圖中合并在一起，M1、M2在電路中，柵極鏈接在一起，所以在版圖中，采用金屬1將兩個PMOS管的柵極鏈接在一起，其中兩個M1兩邊為漏極，鏈接M1、M2的柵極，兩個M2中間合并在一起的為M2的漏極，根據電路，鏈接到其他單元上面。M1、M2周邊一圈為M1、M2的babby，因為M1、M2的babby都是鏈接統一電位，并且鏈接在一起，所以采用同一個babby進行繪制。根據電路圖，M1、M2需要隔離，因為PMOS管統一為一個隔離，所以在畫單個單獨的器件時，不繪制隔離層，當所有PMOS管單元繪制完成會，繪制統一一個隔離層，將PMOS管進行隔離，防止內外影響擴散。1.1.2第四、第五個PMOS單元版圖繪制如圖1.1電路所示，第一個PMOS單元的babby端與第四、第五PMOS單元的babby鏈接在一起，采用同一電位，又因為第二、第三個PMOS單元的babby鏈接在一起沒有跟第一、第四、第五個PMOS單元鏈接在一起，所以分為兩個部分進行繪制布局，第一個部分是由第一、第四、第五個PMOS單元組成，第二個部分是由第二、第三PMOS單元組成。所以根據上述分析，可以對圖1.1中所示，繪制第四與第五個PMOS管的版圖。如圖1.3、圖1.4所示。圖1.3電路中4號PMOS管版圖圖1.4電路中5號PMOS管版圖如圖1.3、圖1.4所示分別為圖1.1中第四號和第五號mos管，都采用N型襯底環做為襯底。其中第五號PMOS管，采用源漏合并的方式方法布局，柵極相連。根據之前分析，PMOS管一共7個，又可以按照襯底環的鏈接分為兩個部分。其中一個部分是由圖1.1中第一個PMOS管與第四個、第五個PMOS管組成。根據周家萍所寫的“雙極型集成電路的版圖設計工藝”中向我們說明了“對于橫向PNP晶體管，因以外延層為基區，所以凡是基極電位相同的橫向PNP管可放在同一隔離區”[4]。所以由此可見，可以將三只不同的管子進行整理繪制在一起，來提高性能減少版圖的使用面積。最終如圖1.5所示。圖1.5電路中1、4、5號PMOS管匯總版圖其中圖1.5中，將三只管子布局整合在一起，采用同一個Babby，同時將三只PMOS管做完襯底環后，將其隔離處理。根據電路圖1.1分析，三只管子的源端接在一起，并且都接高電位，所以用金屬2跳線的方式，將三只不同的PMOS管的源端鏈接在一起并且鏈接在襯底上。隨后繪制第二部分的PMOS管，第二部分PMOS管由圖1.1中第二和第三部分PMOS管組成，如圖1.6所示，其中M4M5兩個PMOS管需要進行匹配設計，又因為三個管子采用同一襯底，所以根據分析，可以將這三只不同的PMOS管繪制在同一版圖當中，繪制好后的版圖如圖1.7所示，也是采用相同方法，將三個PMOS管的源端都與他們的襯底環相連。圖1.6電路圖中2、3號PMOS管電路圖1.7電路圖中2、3號PMOS管版圖其中在繪制圖1.7中，也是根據電路，將該連接的部分用金屬2進行跳線連接，將其全部連接完成后，完成PMOS管的版圖設計工作。1.2NMOS管版圖設計根據PMOS管設計經驗來看，對電路進行分析處理，也可以將NMOS管分為三個部分進行繪制，如圖1.8所示。其中第一個部分為差分對，匹配性相比較另兩個部分需要更高更精準一些，所以在繪制過程中尤其要重點注意。②③①②③①圖1.8第一個LDO電路圖如圖1.8所示，分為了三個部分，第一個部分為匹配性和精度更高一點的差分對，所以對其差分對進行匹配設計。1.2.1差分對的匹配在一般情況下，差分對必須采用雙排的共質心形式，除非在電路允許的情況下，采用單排畫法，并且保證不同的NMOS管所受到的影響是一致的。其中在數量都少于4個的情況下，源漏端不合并的畫法匹配度比源漏合并的要更好一些，在跟電路工程師協商后，本課題差分對每個管數為1，所以可以外界不叫dummy，并且采用單排形式。在高精度匹配的差分對，在繪制版圖中是不可以在管子上進行跨線，包括對自身的連接也是不允許。1.2.2NMOS管匹配根據上述情況，對其NMOS管版圖進行繪制，并且三只NMOS管babby端相連，所用采用同一襯底環進行繪制，并且在繪制過程中，相比較PMOS管，NMOS管會多一層VA隔離，如圖1.9所示。圖1.9NMOS管版圖匯總1.3電阻本次課題，三個LDO電阻最大的區別在于電阻、電容的不同，其中電阻的匹配也是本次課題的難點與重點。在電阻的版圖匹配畫法中需要注意一下幾點：1.電阻的匹配必須采用共質心的匹配方法；2.電阻的匹配，必須外加dummy；3.在繪制匹配的電阻時，不可以在電阻上走金屬線，如果要走線，必須在電路工程師允許下均勻的走線。1.繪制電阻版圖的時候，要在外圍加一圈Psub，來保證周圍環境一致，并且可以減少噪聲干擾。5.繪制的電阻版圖一般都要在10個方塊電阻以上，50個以內1.3.1電阻匹配分析如圖1.10所示，該圖為第一個LDO電路靜態偏置電壓產生電路，由6個電阻單元組成，一共有13個電阻，9個電阻為串聯電阻，4個電阻為并聯電阻。對其進行共質心匹配進行布局分析。隨后得到最佳布局，進行版圖繪制。圖1.10電阻電路1.3.2電阻版圖設計在繪制電阻版圖的時候，我們要考慮版圖布局對電阻精度的影響，其中，劉靜等人寫的“集成電路版圖布局對電阻精度的影響”，就向我們介紹了“雖然多數電路用到電阻時常是比值要求，然而還有些電路中需要用到的是電阻的絕對值”[5]。其中電阻的匹配也尤其重要，在金善子所寫的“模擬電路版圖設計中的匹配藝術”向我們講述了“實現匹配有三個要點需要考慮:需要匹配的器件彼此靠近、注意周圍器件、保持匹配器件方向一致”[6]。根據上述分析，對版圖進行繪制，采用共質心的方式，外加dummy，采用同一方向、材料、形狀，采用叉指結構進行版圖的匹配版圖繪制，最終繪制完如圖1.11所示。圖1.11第一個LDO-1電阻版圖根據圖1.11第一個LDO模塊的電阻版圖設計規則同理，設計出第二個LDO和第三個LDO模塊的電阻版圖，同樣采用共質心的方式，外加dummy，采用同一方向、材料、形狀，采用叉指結構進行版圖的匹配版圖繪制，其中第三個LDO模塊的電子數量較多，將分割為兩排來進行電阻繪制，最終繪制完成后為圖1.12、圖1.13、圖1.14。圖1.13第二個LDO電阻版圖圖1.14第三個LDO-1電阻版圖1.4電容1.1.1電容分析根據電路圖所示，電容上極板連接在一起，接高電位，與第一部分mos管連接，而下極板可以分為兩個部分，一部分為直接接地，另一部分為給下一個mos管提供信號，所以可以將其上極板全部連接好后，區分別連接下極板。隔離環BP都采用同一個，所以將隔離環連接在一起或公用隔離環BP。1.1.2電容匹配在整個電路中，電容也是尤其重點要，不僅僅MOS管要進行匹配，電阻進行匹配，電容的匹配也是必不可少的。所以解放等人寫的“CMOS模擬集成電路版圖設計”，向我們介紹了“電容的誤差主要來自面積誤差和介質層厚度誤差”[7]。跟上述，將對版圖進行匹配設計，需要注意一下幾點：要求匹配的電容必須采用共質心的結構進行布局；電容除高精度運放外，不需要外加dummy；要求比較高的電容，上面不可以金屬走線；電容匹配的區域要保證走線是對稱均勻的，防止寄生電阻、電容對其造成影響。1.5第一個LDO電路版圖繪制根據上述步驟，將第一個LDO電路中所需要用到的PMOS、NMOS、電阻、電容單元全部繪制完成后，進行一個總體的布局布線。在布局過程中需要尤其注意電阻、電容和信號輸入輸出端的位置放置。其中版圖的全局規劃尤其重要，所以成玉所寫的“集成電路版圖設計技巧”中提到了“全局規劃設計，即為所有版圖模塊提供合理的布局和布線規劃”[8]。在電路實際應用中，需要考慮到，在電阻工作中，會產生熱和噪聲的影響，所以在總體的布局時，需要將電阻盡量靠邊防止，不要放置在中心位置。其次，電容也是如此。在進行布局的時候，還需要考慮到信號進入和傳出LDO電路的位置，盡量將信號的輸入輸出端放在邊緣。電流鏡單元盡量放在版圖靠近中心位置，為其他模塊提供更好跟穩定的電源電壓。在布局結束后，隨后考慮的是布線的問題，其中布線盡量少的采用via金屬跳線，因為大量via金屬孔會包含大量寄生電阻。如圖1.15所示為第一個LDO電路的版圖布局，在布局中，上面兩個部分為PMOS管，因為考慮到外界電源輸入到PMOS管中，所以將PMOS放置版圖邊緣，以方便成品走出引線，中間位置的MOS管為NMOS管，其中差分對也在其中，考慮到差分對盡量放中間的原則，又有信號從外界進入差分對，所以將差分對防止圖中所示，考慮到電阻電容的問題，優選方案是將電容放一邊，電阻放一點，對信號的影響會大大降低。隨后進入布線盡量采用少打孔的方式，如圖1.16所示為第一個LDO電路版圖的繪制完成。圖1.15第一個LDO版圖總體布局圖1.16第一個LDO版圖總體布線隨后第一塊LDO版圖的繪制工作基本完成，隨后進行DRC的驗證，驗證檢查在布局布線中，是否有注入區或金屬靠太近或者不符合寬度，從而影響制備問題。1.6第一個LDO電路版圖驗證1.6.1DRC驗證其中DRC是Calibre中的工具之一，王直杰所寫的“Calibre驗證在集成電路版圖設計中的應用”向我們介紹了“在版圖設計完成后需要對版圖進行設計規則檢查（DRC），DRC檢查的輸入有兩個，一個是已經完成的版圖（一般GDSII格式），另外一個是設計規則文件，一般由生產廠家提供，有時候也由設計者根據生產廠家的要求自行編寫”[9]。將LDO版圖布局布線完成后，開始進行DRC驗證，具體操作如下所示。首先點擊Calibre，其中有一個RunDRC，如圖1.17所示，點擊后進入DRC運行界面，選擇好當前所需要工藝文件的DRC文件，隨后開始運行，如圖1.18所示為運行結果。圖1.17Calibre工具圖1.18第一個LDO版圖DRC驗證修改當DRC運行結果出來后如圖1.18所示，開始對DRC錯誤開始解讀，由于LDO為單獨一個模塊，所以目前金屬濃度和芯片邊框無需要處理。圖中所示的錯誤為CT層的大小為0.12um，將其錯誤點亮，隨后返回版圖中尋找該處錯誤，其中錯誤如圖1.19所示，該錯誤為兩個CT重疊在了一起，將其其中一個CT進行刪除即可。隨后改正完成后，查找下一個錯誤，如圖1.20所示，其錯誤為金屬2與金屬2間距最小間距不夠，隨之進行增大間距即可，將所以DRC通過之后，第一個LDO電路版圖的繪制一部分驗證完成，隨后進入最后一步LV