第1章緒論1.1選題背景與意義關于在早時期的時鐘緩沖器，它只是一個普通的器件，輸出波形隨著輸入波形的變化而變化。輸入信號后通過其中的設備傳播出去并且再一次驅動輸出緩沖器。因此，這樣的設備僅僅具有與它們相關聯的傳播延遲的缺點(劉佳怡,黃志豪,2021)。然而，通過每個輸入和輸出的路徑上的設備之間的傳播延遲存在著一些錯誤，依據此理論框架進行全面分析可獲知結果因此輸出之間存在一些偏差。例如，那些頻率低于20Hz的設備已經使用了很多年，頻率低的那些設備只有一種性能，即僅含有建立和維持時間的同步接口，但是對于這種性能的要求不是現如今在數字設計高速時鐘樹[1]的要求。現在通過研究提升一種I/O設計技術來改善對于最近非PLL時鐘緩沖器的性能，改善了里面輸入到輸出的偏斜，從這些記錄中體現但是當縮短時鐘周期時，更大的不確定性與更大的偏斜就會發生在時鐘的分配系統中，可是在時鐘系統中如果不考慮偏斜的話就可能會導致整個系統性能的下降，也會增加系統的不可靠性[2]，所以要研究如何更好的改善緩沖器性能(張雅靜,周赫連,2022)。時鐘緩沖器是由特用邏輯組件來組成的，但是有一個缺點是需要來維持時鐘的信號完整度，因為在時鐘樹運行時的速度可能會跟不上，并且時序容限會大大的降低[3]，所以在應用上是一個性能完成較差的電路，這在一定程度上反映出來這樣就使得提高時鐘緩沖器的性能和降低噪聲顯得越來越重要(林浩然,吳志明,2020)。本文就通過考慮對于緩沖器的性能與降低其提高性能時產生的噪聲而制定的方案，要完成這個方案其中離不開的就是現在正在快速發展的集成電路工業。1.2集成電路產業的發展現狀隨著電子信息技術產業的興起，集成電路慢慢發展成為電子信息產業的核心。到目前為止，發達國家中約75%的GDP增長是因為集成電路行業。在這種布局下據估計，在未來電子行業的發展中，全球的集成電路的銷售額處于一種快速增長的狀態(唐子凡,何悅彤,2019)[4]。集成電路也慢慢的發展成為了現在世界上經濟競爭的中心，對于這一部分的創作借鑒了章和寧教授的相關主題的研究，主要體現在思路和手法方面，在思路上遵循了其強調的系統性與邏輯性的原則。慢慢的也成為了一種獨立的大工業，日益成為了現如今經濟發展的關鍵，也是社會慢慢進步發展的基礎(趙俊杰,王欣怡,2023)。集成電路工業的發展是非常快的，這就導致了現在的工藝復雜程度的升高，在數字化的市場上增加了大量關于單個芯片上容納的，因此設計工具也與之前有所不同。現在用的是計算機來復制設計。目前最主要使用的畫版圖的工具就是CaDence下的Virtuoso軟件。20世紀60年中國的集成電路工業開始了(徐子琪,陳立鋒,2020)。在這種布局里我國與國外的差距是規模小、檔次低、創新發展能力弱，在設計、技術、裝備、材料、應用、市場等方面的發展能力不盡如人意[5]。這種雙重視角不僅促進了對研究對象內部運作的理解，也為解決實際問題提出了更具針對性的方法。但近年來，由于受到國外晶體使用和芯片研發的限制，我國正在大力發展集成電路產業，向這個產業投入大量的資金，并且廣招對這個行業感興趣的人才，大力培養這個方向的人才，為我國可以自主研發集成電路產業不受國外技術的限制做出著努力，現在成果已經有些許的明顯(李東旭,郭昕怡,2020)。從這些程序可以發現在集成電路中的半導體技術到目前取得了巨大的進步，但是其中的模擬設計一直面臨著新的挑戰，因此要求創新。所以更突出了研究模擬集成電路的重要性[6]，必須要大力發展集成電路產業。本論文就是在集成電路CMOS工藝基礎下通過設計電路原理圖、仿真及版圖繪制對于高性能、低噪聲LVCMOS（LowVoltageComplementaryMetalOxiDeSemiconDuctor）扇出（時鐘）緩沖器的設計與實現(孫藝博,陳可欣,2020)。1.3方案對比因為之前的時鐘緩沖器是由通用的邏輯元件組成，有需要維持時鐘信號完整度的缺點，在電路的應用中存在著較多的問題，而且當其中的時鐘樹運行時速度會增加，當提速時時鐘樹的時序容限又會大大的降低，這樣就使得提高時鐘緩沖器的性能和降低噪聲顯得越來越重要。本文中的數據處理技巧對比早期的方法而言，更加簡潔高效。采用了更為簡化的預處理程序，這一程序去除了不必須的轉換步驟，優化了數據清理和歸一化過程，從而極大提高了處理效率。所以本論文為了研究高性能、低噪聲LVCMOS扇出（時鐘）緩沖器的設計與實現而進行了方案對比(劉昱辰,鄭馨月,2023)。方案一：電路中有較多的晶體管，在電路的交叉點上容易不穩定，為了使其穩定，采用了一種用條令電阻補償的方式，而且因為在實際應用中的面積要盡可能的小，所以在本方案中輸出級采用了一種改進式AB類輸出級，可以確保建立速度，降低了電路結構不對稱中產生的噪聲(王文博,蔡佳霖,2022)[7]。圖1.1ClassAB輸出級的電路結構從這些措施中看出輸出級采用了AB類推挽輸出，如圖所示1.1所示，由一個偏置管M10和差分輸入對M6，M7以及負載管M8，M9組成的反相級的驅動由M14，M15，M16，M17組成的AB類的輸出級，這個反相級的負相輸入端電壓是M11，M12，M13構成的一個輸入級的半邊復制電路提供，這個反相級的作用是產生與第一級輸出電壓Vout相同(楊柏林,范婷婷,2023)[8]。再就是，由于這個電路輸入做到與輸入級的電流完全相同，研究中遇到的難題和局限性為后續工作指引了改進的方向，激發研究人員不斷優化和完善研究設計，以期實現更深入的理解和更廣泛的應用價值。那么電路的匹配性就會更好，噪聲也就會更小，但是這個方案中只滿足了降低其產生的低噪聲的問題。然而可能這個電路對于CMOS圖像傳感器的緩沖器中，且需要耗費更多的時間跟精力[9]，對于本論文研究的高性能、低噪聲LVCMOS扇出（時鐘）緩沖器還是有些許的差異的(郭紫萱,周俊熙,2022)。方案二：對于本論文高性能、低噪聲LVCMOS扇出（時鐘）緩沖器的設計，產生的想法是把本論文的名稱分開來。首先是低噪聲，在這等場景中可以利用扇出時鐘在上升沿到來時輸出才會產生變化，即輸出只跟隨著時鐘的上升沿的到來時才產生變化，這就可以有效地防止噪聲，高性能，即可以通過帶更多的負載來加大緩沖器的高性能的能力(趙思琦,劉凱旋,2019)。方案二，對于現階段的水平以及時間來說更好完成，且最后通過仿真發現，對于本論文需要的要求都有完成且都滿足，所以最后選擇了方案二來完成(陳昊宇,吳麗娜,2019)。這一結論為相關領域提供了可靠的參考，并為進一步的研究構建了堅實的基礎。1.4本論文研究內容本論文研究的是高性能、低噪聲LVCMOS扇出（時鐘）緩沖器的設計與實現，先是對于緩沖器基礎知識的掌握與了解，在這種設定里從最基礎的元器件如反相器、D觸發器的基本能特性來研究如何來提高扇出（時鐘）緩沖器的高性能與低噪聲兩個特性，同時還要滿足LVCMOS即滿足高電平下的條件(楊澤宇,林心怡,2019)。在電路版圖設計中所應用到的是基于臺積電180nm標準數字工藝參數，使用的是集成電路中的CMOS工藝。遇到這種情況時本論文的大致架構安排如下(孫嘉祺,張浩辰,2023)：第一章為緒論的部分，主要介紹了緩沖器的背景以及所用到的集成電路工藝的發展。第二、三章為設計的概述部分，主要介紹了電路設計中主要需要用到的基本模塊，即緩沖器部分與D觸發器部分，通過對緩沖器原理的介紹以及對反相器原理的介紹，為后面對于電路原理的設計提供了良好的理論支持。通過跨學科的合作與交流，本文成功地將多個領域的理論與方法相結合，為解決復雜問題提供了全新的視角和解決方案。第四章為電路的原理設計部分，主要講述了本論文研究題目的電路原理圖設計部分，并且詳細介紹了電路設計原理以及電路仿真與結果，最后通過仿真結果來檢驗設計的電路原理是否符合要求。第五章為版圖的設計與實現的部分，通過介紹了版圖所需軟件Virtuoso以及版圖設計規則與注意事項，來進行對版圖的設計。第六章為版圖的驗證部分，從這些過程中看出介紹了版圖驗證所需的工具的，主要講述了是如何對所設計的版圖進行版圖設計規則的檢查以及對版圖與原理圖之間是否一致進行了檢查，最后驗證所繪制的電路版圖是否合理，是否符合要求。最后為全文結論部分。

第2章緩沖器部分設計2.1緩沖器時鐘緩沖器中的時鐘，是現在所有數字模塊中所必須的一個單元，時鐘緩沖器中帶緩沖那一端門電路都是帶了一個反相器，最后門電路中輸出的能力只是被輸出級部分的晶體管的特性控制的，與門電路上每一個輸出端當時加入電壓后所處的邏輯狀態是無關的。如光想讓門電路的輸出的驅動能力與輸入的邏輯狀態有關，那么就要在門電路中把緩沖器去除掉(韓思源,張文琪,2022)。借助實證分析、案例分析及綜合研究方法，本文不僅證實了理論構想的可靠性，還揭示了實踐中的關鍵因素及其作用機理。從另一個方面來說，按照這種理論框架進行探究結論為帶有緩沖器的門電路的轉移信號的特性最少是由3次轉移特性相乘而得到的結果，因為這樣會使其中轉換區域變窄，最后得到的圖形更加接近理想的矩形，而且還不會隨著輸入端使用的次數的變化而變化。帶緩沖器的門電路相比于其他的門電路來說，從這些分析中證明會更好的阻止外部的干擾(王欣怡,李睿智,2021)[10]。并且，在含有緩沖器的門電路中波形輸出會較好，會形成對稱的圖形，這樣會使門電路具有輸入電容較小、交流電壓的增益大、帶寬窄等優點。但是，因為又給門電路另外加上了緩沖的一級，所以不利于門電路的傳輸延遲時間。由上述可得，從這些章節中看出帶緩沖器的門電路更適合應用在較高速度的數字設計電路系統中(魏弘宇,鄧彥霖,2022)[11]。2.2緩沖器原理分析2.2.1MOS管（1）MOS管結構和工作原理MOS管構成的緩沖器是數字電路中非常重要的概念。MOS管的英文全稱叫MOSFET（MetalOxiDeSemiconDuctorFielDEffectTransistor）,即金屬氧化物半導體型場效應管，其結構圖如下圖2.1（a）和（b）所示(周子安,馬若彤,2021)。MOS管構成基本的與門、或門電路。CMOS分為NMOS和PMOS如圖2.3。（b）圖2.1MOS管的結構當柵源電壓VGS=0時，源-漏之間是不導通的，iD=0當柵源電壓VGS>VGS(th)時，通過這些細節表明在電壓的作用下，電子經過運動會在襯底表面形成N型反型層，源極與漏極中會產生一個導電溝道，溝道中有iD流通(李俊凱,王佳琪,2021)[12]。在設計優化的過程中，本文特別關注了經濟合理性與方案的可復制性，相較于原始規劃，在多個方面進行了細致的改良與提升。（2）MOS管的特性MOS管中的柵極電壓VGS決定漏極的電流大小，所以要調節漏極電流大小就可以通過調節柵極電壓的大小[13]。因此可以看出，MOS管是一種電壓器件，這無疑地揭示了本質其中各個極中的電流是通過調節電壓來調控的。圖2.3PMOS和CMOS2.2.2反相器反相器是數字設計電路中的一個基本功能模塊。某種程度看出基本的反相器應用在鎖存器、數據選擇器、解碼器和狀態機(吳思源,韓依然,2022)。反相器將輸入信號的相位翻轉成與原來相反。在模擬電路中，如音頻放大器、時鐘振蕩器等，通常都會采用帶反相器的電路。在數字電路設計中，也是通常采用反相器。這些研究設想與探索領域不僅立足于對當前狀況的深刻洞察，還結合了領域內的最新發展與未來預測，旨在探索未知地帶、解決現實問題并推動學術進步。在本文中應用到的是CMOS反相器。這在某種程度上印證了在數字設計電路中，CMOS反相器是一個不可缺少的主要單元(楊子杰,王睿文,2020)。具有損耗功耗低、噪聲容限大、輸入電阻高、對噪聲和干擾不敏感等優點，被廣泛應用到數字電路設計中，在生活實際應用中也用的很頻繁。反相器電路圖如下圖2.4所示。圖2.4反相器電路圖（1）CMOS反相器工作原理反相器是由一個NMOS和一個PMOS組合而成，兩個晶體管的柵極（G）相互連接作為反相器的輸入端，這在一定程度上確認了漏極相連作為反相器的輸出端，但是兩個晶體管的源極接的是不同的，NMOS的源極接地，PMOS的源極接電源VDD。CMOS反相器是CMOS邏輯電路中的一個最基本應用最多的單元。CMOS中輸入端為柵極，輸出端為漏極。并且無論是P溝道還是N溝道，這在一定范圍內顯示了兩種都是一種增強型的晶體管。當輸入電壓為低電壓時，兩個晶體管的邏輯狀態是不同的，P溝道晶體管處于導通狀態；但是當電壓逐漸升高時，N溝道處于導通狀態，而P溝道晶體管將要變成關閉狀態即截止狀態。所以在反相器中N與P兩個晶體管的狀態都是相反的(許雅萱,李子瑜,2022)。結果的吻合性說明理論模型中考慮的影響因素及其相互作用是合理的，對理解研究現象的本質至關重要。（2）電路分析反相器電路的特性就是輸出的電壓與輸入的電壓邏輯電平是相反的。因為這種"阻性漏極"的方式只利用了其中一種晶體管，所以在制造就會降低成本使成本會很少。而且，反相器中有較多類型，比如CMOS反相器就是用兩個互補晶體管組合而成。CMOS反相器的結構可以降低運行時的功耗過大問題，這在某種程度上表征所以可以很好的利用反相器的這一特性來研究提高性能。考慮到理論與實踐間的固有差異，本文進行了深入的分析與必要的調整。為了促使理論模型更好地適應實際操作情境，我們不僅嚴謹地推導和驗證了理論框架，還廣泛涉足實踐領域，通過多元化的研究方法等渠道，搜集了大量的第一手資料。因為在兩種邏輯狀態“1”或者“0”中，通過其中一個晶體管處于關閉狀態上可以較好的提高反相器處理的效率。CMOS反相器中的電阻較低，這在某種程度上指出會使電路中產生更低的噪聲干擾，相比于普通的NMOS型或者PMOS型反相器(陳梓萱,王俊熙,2022)[14]。（3）扇出扇出指的是該模塊直接調用的下級模塊的個數。在這種氛圍中扇出大那么調用的下級模塊就會增加，就要更多的下級模塊來進行調控跟均衡。在低頻(<1MHz)的工作條件下，CMOS電路的扇出數可以達到50以上。這一發現不僅增強了本文對該領域知識體系的信心，還為跨學科合作提供了共識基礎。但是扇出變大的時候對電路會產生較多問題。所以在電路設計中，要降低扇出的大小(李浩然,張子和,2022)。（4）緩沖器與反相器現在數字電路設計應用中用到范圍最大的就是CMOS反相器，因為它具有互補結構的優勢[15]。在這類條件當中一個簡單的緩沖器就是在CMOS的門電路的輸入輸出端口加入一個反相器。加入反相器的門電路的輸出電阻較其他電路來說更加穩定一些，并且電壓傳輸特性也會更好一點(王晨曦,劉梓涵,2023)。電路中有一個反相器，無論所需電路如何組合，總是需要使用反相器輸出。它的優點是可以保持穩定的電壓傳輸特性，這些相似性不僅體現在分析設計的方法論上，如數據收集與分析手段的采用，還深刻反映在核心發現與推論之中。處于這種狀況下電壓傳輸曲線會因此變得更加直上直下。當一個反相器加到電路中時，曲線將變得更陡。曲線的斜率不會停止攀升，直到上升或下降邊緣足夠快，使柵極電容器的充放電“可見”。從這些證據可以看出這對于沒有電極間電阻的CMOS電路是正確的，這個斜率可以在最后的模擬中看到(陳浩宇,王思敏,2023)。2.3本章小結本章分析了關于組成緩沖器的基本單元，MOS管的構成以及工作原理還有其特性，反相器的結構以及工作原理還有電路分析特性等，更好的為接下來的電路原理圖的設計奠定了理論上的基礎。

第3章D觸發器3.1傳輸門（1）傳輸門CMOS傳輸門的構造很簡單，當一個P溝道和一個N溝道增強型MOSFET并聯時，就可以成為一個CMOS傳輸門。CMOS傳輸門（TMG）就是一種傳輸模擬信號的模擬開關，它還可以傳輸數字信號(張哲宇,趙穎慧,2022)。成本控制方面，通過精簡無效步驟、采用成本效益更高的方案，有效減少了總體成本，提升了方案的性價比。它具有較低電阻的特性，最低為幾百歐，還具有較高截止電阻的特性，大約大于109歐。在應用中是一種可控開關電路[16]。傳輸門的管級電路圖如下圖3.1所示。圖3.1傳輸門（2）工作原理PMOS在高電平時是截止狀態，在低電平時是導通狀態；而NMOS在低電平時是截止狀態，在高電平時是導通狀態，柵極控制電壓(孫宇翔,劉嘉怡,2022)，EP為PMOS柵極的控制端口，EN為NMOS柵極的控制端口，從這些細節中可以看出當EP接高電平，EN接低電平時，V1V2是處于截止的狀態，當EP接低電平，EN接高電平時，V1V2是處于導通的狀態，這就是傳輸門的工作原理。傳輸門的符號圖如下圖3.2所示(王思源,張若楠,2022)。本文還通過與其他相關研究的對比，驗證了研究結論的普適性和創新性。通過與已有文獻的結論進行對比分析，本文發現研究結果不僅支持了部分已有觀點，還提出了新的見解，為相關領域的理論發展提供了新的視角和證據。圖3.2傳輸門符號圖這在一定程度上反映出來如圖3.2所示傳輸門上帶有一個CK時鐘控制開關，NCK即CK的非，當CK=0時,NCK=1，CK=1時，NCK=0。（3）應用在這樣的背景下傳輸門中用到的MOS管有線性對稱關系的輸出特性，所以傳輸門都是用來當模擬開關。而模擬開關主要是應用于像保持電路、模數或者數模轉換等電路(李芝和,王雨萱,2019)。在分析策略上，本文融合了定量與定性分析，以全面、客觀地解讀數據，并運用統計軟件對數據進行處理同時進行了敏感性分析，以評估研究結果對關鍵預設變動的穩定性。3.2D觸發器（1）關于D觸發器D觸發器具有記憶的功能，是一種信息存儲的器件，在數字邏輯中也是一種非常重要的基本單元電路。從這些模式中顯現它有兩種穩定的狀態就是“0”和“1”。當輸入一定的外界信號時，D觸發器可以從一種穩定的狀態跳轉到另一種穩定的狀態，比如從0跳到1，從1跳到0。本論文所需要的就是一種邊沿觸發的D觸發器(趙文博,張瑞琪,2020)，某種程度看出邊沿觸發就是在輸入一定的信號后，在時鐘脈沖的前沿發生跳轉，以往的研究多集中于目標的主流特征和直接關系，本文則專注于挖掘那些常被忽略的邊緣特性和間接聯系。它的狀態就會發生改變，而它下一次的狀態如何就要看時鐘脈沖上升沿到來之前D端口處的狀態，就是在那一瞬間才會發生變化。D觸發器結構圖如下圖3.3所示。圖3.3D觸發器的結構DCLKQQ0↑011↑10×0QQ×1QQ表3.4D觸發器真值表（2）工作原理這在一定程度上確認了如圖3.3跟表3.4所示，D觸發器在觸發邊沿到來時，將輸入端的值存進去，并且這個值與當前存儲的值是無關的(劉志宏,李昊天,2022)。在兩個有效脈沖邊緣之間，D的翻轉不會影響觸發器中存儲的值，但是在脈沖邊緣到達之前，輸入D必須有足夠的設置時間來確保信號的穩定性。在CLK上升沿到來之前，從這些對話中看出無論輸入什么值，觸發器的狀態都不會改變，下一個狀態等于當前狀態。當D=0時，時鐘上升沿到來時；Q=0，當D=1時，時鐘上升沿到來的時候，Q=1。（3）D觸發器部分如圖3.5所示(陳雨彤,周曉琳,2022)。在研究策略上，本文展示了獨特的方法論視角，創造性地融合了多種學科的研究方法。在理論層面，通過整合不同理論體系的內容，構建了一個更為綜合的理論框架。圖3.5D觸發器電路如圖3.5所示，本文設計的D觸發器里是由傳輸門與反相器構成，反相器的工作原理為當輸入為高電平時輸出為底電平(鄧雅婷,朱晨曦,2021)，從這些跡象表明當輸入為低電平時輸出為高電平。傳輸門即看EN的接入電平的狀況，高電平時V1V2導通，低電平時V1V2截止。在這一基礎上，結合研究主題，精心制定了科學合理的研究方案，包含數據收集方式、樣本選取標準以及分析體系。在電路中產生的模擬電壓信號是在持續變化的，要輸出這個信號就要用到傳輸門，此處是當作了一個模擬的開關。當輸入為1時通過傳輸門與反相器的工作最后輸出為0，這在一定程度上展現了當輸入為0時通過一系列的工作最后輸出為1。3.3本章小結本章主要說明了D觸發器部分，觸發器是時序邏輯電路中的基本單元，本章就講述了D觸發器里的傳輸門與反相器之間的關系，傳輸門的結構工作原理以及它的邏輯功能，還通過D觸發器的結構真值表分析了它的工作原理(徐昊宇,趙瑞琳,2022)。

第4章電路原理圖設計及仿真4.1電路原理圖分析本論文是關于高性能、低噪聲LVCMOS扇出（時鐘）緩沖器的研究，通過這些細節表明關于高性能的想法就是在反相器方面再串聯上8個并聯的反相器來增加它的負載，如下圖4.1反相器電路圖所示由一個反相器串聯兩個并聯的反相器(魏子怡,王雪瑩,2021)，來增大了兩倍的負載，再用那兩個并聯的反相器串聯上四個并聯的反相器，在數據收集時，本文采用多種數據來源渠道，實現數據的相互補充與驗證，同時依據標準化的操作流程，減少數據采集中的主觀錯誤。負載能力又增大了4倍；為了讓其負載能力增加到夠大來提高它所需要的高性能的特性，依據此理論框架進行全面分析可獲知結果最后再串聯上8個并排的反相器，這樣最后由原來的MOS管2u變成8u,增加了4倍且有8個共32倍，提高了共32倍的帶負載的能力，即滿足了它所需的高性能要求且這樣帶負載能使電路運行起來更輕松且產生的噪聲小。關于低噪聲的想法就是利用時鐘(陳怡然,張語菲,2022)，D觸發器中CK在上升沿時輸出OUT的狀態才會改變而等于輸入IN，且狀態的改變是在時鐘信號上升邊沿的那一瞬間才開始改變的，而且在時鐘信號改變的過程中噪聲是隨機出現的，從這些記錄中體現在那一瞬間，噪聲是無影響的，所以這樣大大的降低了噪聲，本文還著重強調了混合方法的應用，即將量化研究與質性分析相結合，以獲取更為全面的研究洞察。且提高了電路工作時的抗干擾的能力。給電路輸入一個0V~3.3V的電平信號，因為D觸發器的輸出OUT=IN輸入，這在一定程度上反映出來所以還得以滿足本論文的LVCMOS，最后就可以完成高性能、低噪聲LVCMOS扇出（時鐘）緩沖器的設計的電路原理圖(楊昕妍,劉國輝,2020)，如下圖4.2電路設計原理圖。圖4.1反相器電路圖圖4.2電路設計原理圖4.2電路仿真分析仿真測試圖與仿真測試結果曲線圖如下圖4.3、4.4所示。圖4.3電路仿真測試圖由圖4.3可得，對電路原理圖進行仿真測試，對電路加入了3.3V的高電平輸入，并且加入了兩個方波信號，為了給電路加入接連不斷的高電平0和低電平1。圖4.4仿真結果曲線圖在這種布局下通過電路仿真測試圖的得出如圖4.4所示的仿真曲線圖，由圖中可得，第一行OUT為輸出曲線，第二行IN為輸入曲線，第三行CLK為時鐘變化曲線，從圖中可以看出來，當CK在上升沿時，這不僅有助于剔除隨機誤差，還能提高研究成果的信賴度和普遍適用性。另外，技術手段的發展水平也對結論的核實過程產生重要影響，隨著科技的不斷發展，新的研究工具和技術手段不斷涌現，為科學研究提供了更多新的選擇和可能性。輸出OUT才會改變等于輸入IN，且輸出OUT只是在時鐘信號的上升沿那一瞬間才會改變，上升沿階段輸出OUT=IN輸入(鄒晨宇,馬雪琳,2022)，因為在電路中噪聲是隨機出現的，用時鐘信號的上升沿來控制，在這種布局里可以大大的降低產生的噪聲，噪聲在那一瞬間是對電路無影響的，會大大的縮短輸入端的受干擾的時間，也就降低了輸入端所受到的外部影響，而且電壓是從低電平0V到3.3V滿足了論文中的LVCMOS的要求(李俊凱,王佳琪,2021)。這種設計不僅強化了模型的應用價值，也為后續研究人員提供了一個開放的平臺，支持他們在現有基礎上進行創新和發展。4.3本章小結本章首先根據需要設計的高性能、低噪聲LVCMOS扇出（時鐘）緩沖器題目的要求，分析了需要設計考慮到的電路的結構，從這些程序可以發現如如何提高緩沖器的高性能，如何帶負載，以及降低噪聲的方法，根據前三章介紹的關于MOS管、反相器、D觸發器、傳輸門等基礎知識，來對本論文要設計的題目進行了電路原理圖的設計并進行了仿真來進行驗證看所設計出的電路原理圖是否符合論文要求，從這些措施中看出通過仿真結果分析發現，所涉及的電路符合論文要求，這樣接下來就可以順利的進行電路版圖的設計。

第5章版圖設計5.1Virtuoso介紹Virtuoso軟件中配置了深亞微米（45nm）數字元件特性驗證。包含了進行項目原理圖的繪制、版圖的繪制和模擬電路仿真分析的功能。其他功能包括Verilog編輯器、VHDL編輯器等[17]。5.2版圖設計規則及注意事項（1）版圖設計版圖設計（Layout）就是設計師通過電路原理圖將電路圖轉化為平面上的幾何圖形。這些轉換的圖形上面包括了關于器件的物理信息，在這等場景中比如集成電路工藝中規定的尺寸、每一層的拓撲定義等(何雨婷,劉梓萱,2022)。版圖設計有特定的設計規則，集成電路工業廠商來根據自己公司所需來制定設計規則。在手法上本文采納了章教授所提倡的定量與定性相結合的研究方法為研究提供了堅實的數據支持和理論依據。于是，設計規則就會隨著工藝的不同而設定不同。在制造商沒有告知設計師需要設計的規則之前，設計師是不能提前開始設計的，在這種設定里若是設計的規則不符合公司所需要的，那么無法制成所需元件(龔志鵬,張怡然,2022)。本文所采用的工藝是臺積電的180nm標準CMOS工藝。因為它的功耗較低、運行起來的速度快、抗噪聲干擾的能力強，集成化程度高等一系列優點，已變成目前大規模IC制造的主要工藝技術，遇到這種情況時當前主要的IC都是采用該工藝制作的，能夠放大電壓。通過仔細研究相關理論文獻并對已有研究進行全面分析，本文的預期建立在一個合理且有據可循的基礎上，最終結果與預期一致，進一步驗證了這些研究工作的有效性。版圖在設計的全過程中要進行定期的檢查，避免錯誤的積累而導致后面難以修改(林浩然,薛思琪,2023)[18]。（2）版圖設計規則最小寬度（minWiDth）：圖形與圖形之間規定的邊的寬度。最小間距（minSep）：圖形與圖形之間最接近邊與邊的距離。最小交疊（minOverlap）：兩個圖形相互之間的交叉。（3）版圖設計注意事項在正式畫電路版圖之前，一定要先思考好。從這些過程中看出要想好的就是每個管子要如何去安排放置，管子與管子之間的連接怎樣會更簡潔，在進行到最后的電源線、地線時要怎么連接。當采用的工藝里需要用到多晶硅和多層金屬時，連線就需要更加靈便。按照一般來說，信號線都是用金屬1，信號線互相連接的地方用金屬2，整個的電路要與外部焊盤需要有接口的時候要用金屬3，按照這種理論框架進行探究結論為在金屬1和金屬2，或者金屬2和金屬3之間連接時需要打孔，為了把金屬層次連接上，要在電路版圖更加簡潔的情況下適當的增加接觸孔數，目的為了增加連接的可靠性(李晨光,張雨彤,2022)。通過針對不同來源和類型的數據進行測試，證明了該方法的穩固性和可靠性。這一結果與理論預測基本一致，表明在設定的條件下，實際情況與理論模型之間高度一致。為了減少從輸出到輸入的電磁干擾，要在芯片的兩端優先放置輸入端與輸出端。布局設計中必須考慮金屬連線的寬度。當連線到柵極端金屬1的面積太大時，因為金屬之間有腐蝕，從這些分析中證明會有大量的離子聚集在金屬1周圍，所以會增加了電位，從而會導致柵極電壓升高，導致柵極氧化物被擊穿(陳星河,趙雨桐,2021)。通過嚴謹的實證研究，這部分工作進一步確認了相關理論的合理性，并提出了若干新穎的觀點和見解，為現有理論體系提供了有力的支持和補充。因此，在進行版圖設計中要去避免天線效應，可以通過減少多晶硅或者是金屬1在連線時的面積，或者直接使用第二層金屬過渡層。電路中各處的電位要一致，襯底要接地。圖形中的連線要盡量的簡潔，從這些章節中看出要省去不必要的其他形狀同一層連接在一起，應盡量合并，以此來減少布局中的數據存儲量，使布局簡單美觀。5.3電路圖版圖設計（1）反相器版圖如下圖5.1所示。圖5.1反相器版圖（2）傳輸門版圖如下圖5.2所示。圖5.2傳輸門版圖（3）緩沖器版圖如下圖5.3所示。圖5.3緩沖器版圖（4）D觸發器版圖如下圖5.4所示。圖5.4D觸發器版圖（5）最終版圖設計如下圖5.5所示。圖5.5最終版圖5.4本章小結本章主要介紹了關于繪制版圖的Virtuoso軟件以及介紹了版圖設計的主要方面，如版圖設計的規則跟版圖設計中需要注意的事項，因為版圖最終要在芯片上呈現出來，所以需要版圖的設計既要簡潔，面積還要小(劉佳怡,黃志豪,2021)；通過這些細節表明還要考慮到減少其中會產生的寄生效應，并且在布局規劃這方面是開始畫版圖時最重要考慮的事。應用集成電路中的CMOS工藝，然后展現了關于本論文的版圖的繪制圖，對于這一部分的創作借鑒了章和寧教授的相關主題的研究，主要體現在思路和手法方面，在思路上遵循了其強調的系統性與邏輯性的原則。關于每個元器件的繪制，以及一個大元器件的繪制，到最終的電路圖的繪制，這無疑地揭示了本質以及說明了一下在版圖繪制中出現的問題以及其解決的方法。

第6章版圖驗證6.1驗證工具版圖繪制是有其特定的規則來設計的，先要對電路版圖進行設計，注意其中產生的錯誤，設計完后就要繪制，繪制完就要進行一系列的驗證。驗證有DRC（DesignRuleChecker）檢查與LVS（LayoutVersusSchemaitc）驗證(張雅靜,周赫連,2022)。某種程度看出在對版圖進行繪制時，是按照設計規則來繪制的，但是有的時候就算是按照設計規則來繪制的電路版圖，在進行驗證時還是會出現一些錯誤。這些錯誤可能不是因為不符合規則，而是因為繪制的版圖與電路原理圖不同導致的[19]。而且在版圖繪制中就算是少了一根小小的連線，在對后期芯片的制成也是有大問題的。所以要在版圖繪制后進行驗證，這在某種程度上印證了先是進行DRC驗證，通過后DRC驗證的版圖還需要通過LVS驗證(林浩然,吳志明,2020)。這種雙重視角不僅促進了對研究對象內部運作的理解，也為解決實際問題提出了更具針對性的方法。在剛開始操作過程中，可能會發現DRC驗證比較難，因為要遵守太多的設計規則，但是在熟練操作后會發現LVS才是困難的地方，這在一定程度上確認了主要的原因是要繪制的電路面積太過于大，連線復雜的原理圖中需要連接的線過多，LVS錯誤有多種類型，比如有網表(nets)錯誤、器件(instance)錯誤、參數(parameter)錯誤和端點(terminal)錯誤等[20]。6.2LVS驗證（1）通過驗證所得LVS驗證圖如下圖6.1所示。圖6.1LVS驗證圖（2）LVS中常見錯誤及遇見的錯誤常見錯誤：INT（Internal）檢查一個圖形的寬度（WiDth）、EXT（External）檢查兩個圖形的間距（Space）、ENC（Enclosure）檢查一個圖形與另一個圖形的覆蓋（x包y）。遇見的錯誤：pin名稱的大小寫錯誤、N阱層沒有接到一起。6.3DRC驗證（1）通過驗證所得DRC驗證圖如下圖6.2所示。圖6.2DRC驗證圖（2）DRC中常見錯誤及遇見的錯誤常見錯誤：設備數目不對、線有錯、電源跟地有漏接、長跟寬有錯、漏掉特殊層次、打錯端口名字、對于線的連接一定要很注意，一根連錯會報出所有的線有錯，報告會比較抽象，很難理清是哪一根(唐子凡,何悅彤,2019)。遇見的錯誤：DRC的最小限寬應該是0.28。6.4本章小結本章主要進行說明了版圖的驗證部分，首先介紹了版圖驗證，然后通過Virtuoso軟件進行了版圖的繪制以及驗證，在版圖繪制的部分中，關于版圖的驗證是非常重要的，版圖的驗證有DRC驗證和LVS驗證，這在一定范圍內顯示了列舉了一些常見的錯誤以及在本論文下版圖驗證中出現的錯誤，以及錯誤的改正方法。結論本論文是關于完成一個關于高性能、低噪聲LVCMOS扇出（時鐘）緩沖器的設計與實現，首先是通過對于各基本元件基礎知識的理解，如MOS管、反相器、緩沖器等的基礎原理，為更好的畢設做了準備。這在某種程度上表征然后在進行對電路圖原理圖的設計，設計后完成了仿真。關于本論文設計首先是通過給一個高電平3.3V來滿足LVCMOS的要求，設計了一個帶負載的反相器，為了增加其的性能，考慮通過增加更多的負載來達成高性能，后串聯了8個并聯的反相器增加了帶負載能力。本文中的數據處理技巧對比早期的方法而言，更加簡潔高效。采用了更為簡化的預處理程序，這一程序去除了不必須的轉換步驟，優化了數據清理和歸一化過程，從而極大提高了處理效率。這在某種程度上指出然后考慮帶負載的同時產生的噪聲以及對于低噪聲性能的設計，是利用了一個D觸發器，通過時鐘信號時只在上升沿那一瞬間改變的特性來減少了干擾，降低噪聲，達到了低噪聲的性能。完成電路原理圖的設計后通過仿真，通過仿真結果看出滿足所預想的功能。然后使用Virtuoso軟件進行了電路版圖的繪制，繪制完成后通過LVS、DRC的驗證，最終完成了本論文的設計。參考文獻：[1]王耕耘,卜洪波,潘衛軍.微光探測器MTF與SNR計算方法研究[J].激光與光電子學進展,1-17.[2]李澤宇,張曉峰.緊湊型D波段寬帶CMOS低噪聲放大器[J].空間