電工與電子技術數字電路部分第八章門電路與組合邏輯電路1、模擬信號和數字信號電子電路中的信號例：正弦波信號、指數函數等。例：計算機、數字電路信號等。模擬信號：在時間和幅值上都是連續的信號。

數字信號：在時間和幅值上都是離散的信號。tV(t)tV(t)高電平“1”低電平“0”上升沿下降沿模擬電路：輸入、輸出信號間的大小、相位、失真等方面的關系。主要采用電路分析方法，動態性能用微變等效電路分析。數字電路：電路輸出、輸入間的邏輯關系。主要的工具是邏輯代數，電路的功能用真值表、邏輯表達式及波形圖表示。1）研究的內容模擬電路：三極管一般工作在線性放大區。數字電路：三極管工作在開關狀態，即工作在飽和區或截止區。2）電路的特點2、模擬信號和數字信號的比較§8.1基本門電路及其組合§8.2TTL門電路§8.3CMOS門電路§8.4邏輯代數第八章門電路與組合邏輯電路§8.5組合邏輯電路的分析和設計§8.6常用組合邏輯功能器件門電路：

一種開關電路，又稱邏輯門電路，是實現各種邏輯關系的基本電路。門電路的主要類型：與門、或門、非門、與非門、或非門、異或門等。8.1基本門電路及其組合在邏輯電路中，邏輯函數的變量只能取兩個值（二值變量），即0和1，中間值沒有意義。

0和1表示兩個對立的邏輯狀態。

例如：

電位的高低（0表示低電位，1表示高電位）、開關的開合（0表示開關開，1表示開關合）、電燈的亮滅（0表示電燈滅，1表示電燈亮）等。基本邏輯關系：與

(and)、或

(or)、非

(not)。1）“與”邏輯和“與”門電路與邏輯：決定事件發生的各條件中，所有條件都具備，事件才會發生（成立）。規定:

開關合為邏輯“1”

開關斷為邏輯“0”

燈亮為邏輯“1”

燈滅為邏輯“0”（1-7）兩個開關必須同時接通，燈才亮。邏輯表達式為：A、B都斷開，燈不亮。A斷開、B接通，燈不亮。A接通、B斷開，燈不亮。A、B都接通，燈亮。將邏輯電路所有可能的輸入變量和輸出變量的邏輯關系列成表格，叫做真值表。將開關接通記作1，斷開記作0；燈亮記作1，燈滅記作0。可以作出如下表格來描述與邏輯關系：實現與邏輯的電路稱為與門。與門的邏輯符號：真值表邏輯符號二極管“與”門電路FD1D2AB+12V邏輯變量邏輯函數(uD=0.3V)000010

ABF100111邏輯式：F=A?B2）“或”邏輯和“或”門電路或邏輯：決定事件發生的各條件中，有一個或一個以上的條件具備，事件就會發生（成立）。規定:

開關合為邏輯“1”

開關斷為邏輯“0”

燈亮為邏輯“1”

燈滅為邏輯“0”兩個開關只要有一個接通，燈就會亮。邏輯表達式為：Ｙ＝Ａ+ＢA、B都斷開，燈不亮。A斷開、B接通，燈亮。A接通、B斷開，燈亮。A、B都接通，燈亮。（1-12）Y=A+B真值表邏輯符號3）“非”邏輯和“非”門電路“非”邏輯：決定事件發生的條件只有一個，條件不具備時事件發生（成立），條件具備時事件不發生。規定:

開關合為邏輯“1”

開關斷為邏輯“0”

燈亮為邏輯“1”

燈滅為邏輯“0”AEFR邏輯符號：邏輯非邏輯反AF0110真值表AEFR真值表特點:1則0,0則1。邏輯式：運算規則：AF18.1.2基本門電路的組合“與”、“或”、“非”是三種基本的邏輯關系，任何其它的邏輯關系都可以以它們為基礎表示。與非：條件A、B、C都具備，則F

不發生。&ABCF其他幾種常用的邏輯關系如下表：或非：條件A、B、C任一具備，則F

不發生。1ABCF異或：條件A、B不相同，則F

發生。=1ABF同或：條件A、B相同，則F

發生。=1ABF基本邏輯關系小結

邏輯符號表示式與&ABFABF≥1或非1FAF=A·BF=A+B與非&ABF或非ABF≥1異或=1ABFF=A

B（1-18）8.2TTL門電路(三極管—三極管邏輯門電路)(Transistor-TransistorLogic)

TTL門電路是由二極管、晶體管分別構成的，與分立元件相比，具有速度快、可靠性高和微型化等優點，目前分立元件電路已被集成電路替代。（1-19）8.2.1TTL與非門電路1、電路組成及符號一、TTL與非門

圖所示電路除了輸入級T1采用了多發射極三極管外。D1、D2為輸入端保護二極管，是為抑制輸入電壓負向過沖而設置的。中間級(a)R14kΩT3T2T1YR4+5VT4R21.6kΩR3130Ω1kΩuOD+VCC輸入級輸出級D1D2ABYAB&(b)（1-20）⑵工作原理①

、當電路輸入端A～C中至少有一個接低電平(0.3V)時0.3V3.6V3.6V截止接低電平的發射結導通Ub1≈0.3＋0.7＝1V

∵Ub1≈1V，作用于T1

管的集電結和T2、T4管的發射結，不足以讓T2、T4導通。故T2、T4截止。UY≈VCC－Ube3－UD＝5－0.7－0.7＝3.6V輸入有0輸出為13.6V≈5V4.3V1V由于T2截止，VCC通過R2、T3和D管使之工作在導通狀態，T3發射結和D4的導通壓降均為0.7V。ib3≈0VCC(+5V)YR21.6KΩR14KΩT1ABCR31KΩR4130ΩD1D2D3DT2T3T4（1-21）②

、當電路輸入端A、B、C全部接高電平（3.6V）時VCC(+5V)YR21.6KΩR14KΩT1ABCR31KΩR4130ΩD1D2D3DT2T3T43.6V3.6V4.3V全導通0.7V×21.4V電位鉗在2.1V發射結全反偏UBE1＝2.1－3.6＝－1.5V＜01VUC2＝UCES2＋Ube4＝0.3＋0.7≈1V∵UC2≈1V，該值不足以使T3、D導通，故T3、D截止。輸入全1輸出為0UY＝0.3V（1-22）8.2.2、三態輸出與非門電路1、電路組成及其工作原理①電路組成三態門是在普通門的基礎上，加上使能控制信號和控制電路構成的。左圖是三態輸出與非門。圖(a)是低電平使能的電路。圖(b)是高電平使能的電路。（1-23）②工作原理在圖(a)電路中，當EN=0，即P=1，D3截止，電路處于工作狀態，即Y=A·B·P=A·B。當EN=1時，即P=0，T2、T4截止，而導通的二極管D3把uQ鉗位在小于或等于1V的電平上，使T3、D不能導通，因此輸出端Y對電源VCC、對地都是斷開的，呈現為高阻抗狀態，并記為：Y=Z?？梢妶D(a)電路的輸出端有三種狀態：高電平、低電平、高阻抗。圖(b)電路是高電平使能的電路，即當使能控制端為高電平時電路處于工作狀態，Y=A·B，為低電平時電路被禁止，Y=Z。8.4邏輯代數

由各種門電路組合起來能實現一定邏輯功能的電路成為組合邏輯電路。邏輯電路的研究工具是邏輯代數（布爾代數）。8.4.1邏輯代數的基本定律0-1律:互補律:還原律:1）基本定律重疊律:2交換律3結合律4分配律A+B=B+AA?B=B?AA+(B+C)=(A+B)+C=(A+C)+BA?(B?C)=(A?B)?CA(B+C)=A?B+A?CA+B?C=(A+B)(A+C)普通代數不適用!求證:

（分配律第2條）

A+BC=(A+B)(A+C)證明:右邊

=(A+B)(A+C)=AA+AB+AC+BC

=A+A(B+C)+BC

=A(1+B+C)+BC

=A?1+BC=A+BC

=左邊4吸收律①原變量的吸收：A+AB=A證明：A+AB=A(1+B)=A?1=A利用運算規則可以對邏輯式進行化簡。例如：被吸收吸收是指吸收多余（冗余）項，多余（冗余）因子被取消、去掉

被消化了。長中含短，留下短。②反變量的吸收：證明：例如：被吸收長中含反，去掉反。③混合變量的吸收：證明：例如：1吸收5反演律可以用列真值表的方法證明：德?

摩根(De?Morgan)定理：反演定理內容：將函數式F

中所有的?++?變量與常數均取反

（求反運算）1.運算順序：先括號再乘法后加法。2.不是一個變量上的反號不變。注意:(變換時，原函數運算的先后順序不變)新表達式：例1：

與或式注意括號注意括號

例2：

與或式反號不變

（1-35）8.4.2邏輯函數的化簡化簡原則：用較少的邏輯門實現同樣的邏輯功能。從而可節省器件，降低成本，提高電路工作的可靠性。化簡方法代數化簡法卡諾圖化簡法（1-36）代數化簡法化簡下列邏輯函數（1-37）例1：化簡代數化簡法（1）并項法例2：化簡（2）配項法（1-38）例3：化簡（3）加項法（4）吸收法吸收例4：化簡（1-39）例5：化簡吸收吸收吸收吸收邏輯電路輸入輸出之間的邏輯關系8.5組合邏輯電路的分析和設計分析分析步驟：8.5.1組合邏輯電路的分析

組合邏輯電路：邏輯電路在某一時刻的輸出狀態僅由該時刻電路的輸入信號所決定。例1：分析下圖的邏輯功能。

&&&ABF反演定理真值表特點：輸入相同為“1”；輸入不同為“0”。同或門=1ABF反演定理反演定理例2：分析下圖的邏輯功能。

&&&&ABF真值表特點：輸入相同為“0”；輸入不同為“1”。異或門=1ABF=010被封鎖1特點：

M=1時選通A路信號；

M=0時選通B路信號。M&2&3&4AB1F選通電路組合邏輯電路設計任務要求最簡單的邏輯電路設計步驟：指定實際問題的邏輯含義列出真值表列邏輯關系表達式并進行化簡畫出邏輯電路圖例：設計三人表決電路（A、B、C）。每人一個按鍵，如果同意則按下，不同意則不按。結果用指示燈表示，多數同意時指示燈亮，否則不亮。1.首先指明邏輯符號取“0”、“1”的含義。2、根據題意列出真值表。真值表三個按鍵A、B、C按下時為“1”，不按時為“0”。輸出是F，多數贊成時是“1”，否則是“0”。真值表3.列邏輯表達式并化簡1)在真值表中選出使函數值為1的變量組合；2)變量值為1的寫成原變量，為0的寫成反變量，得到其值為1的乘積項組合。3)將這些乘積項加起來(邏輯或)得到與-或邏輯函數式。4.根據邏輯表達式畫出邏輯圖。&1&&ABBCF(1)若用“與門”、“或門”實現&&&&ABCF(2)若用“與非門”實現加法器:

實現二進制加法運算的電路進位如：0

0

0

0

11+10101010不考慮低位來的進位半加器實現要考慮低位來的進位全加器實現8.6.1加法器8.6常用的組合邏輯功能器件（1）半加器

只求本位和，不考慮低位的進位。實現半加操作的電路稱為半加器。

COSCABC=AB半加器邏輯圖半加器邏輯符號A、B為兩個加數C為向高位的進位S為半加和真值表ABC0

0

00

1

01

0

1

1

S010

11

0=1&ABSC（2）全加器

被加數、加數以及低位的進位三者相加稱為“全加”，實現全加操作的電路稱為全加器。Ci-1：來自低位的進位Ci：向高位的進位

COCiAiBiCISiCi-1AiBiCi-1Si00000001101110001111010010111011真值表Ci01111000全加器邏輯符號邏輯圖&=1>1AiCiSiCi-1Bi&&（1-55）

全加器SN74LS183的管腳圖114SN74LS1831an1bn1cn-11cn1sn2cn-12cn2sn2an2bnUccGND[例1]

用兩個全加器組成一個邏輯電路以實現兩個2位二進制數的加法運算。

COA0B0CIS0

COC1A1B1CIS110011101

設二進制數為

A1A0+B1B0=10+11(1)二--十進制編碼器二--十進制編碼器的作用：將十個狀態（對應于十進制的十個代碼0、1、2···9）編制成BCD碼。十個輸入需要幾位輸出？四位輸入：I0

I9輸出：F4

F1列出狀態表如下：BCD—Binary-Coded-Decimal)8.6.2編碼器所謂編碼就是賦予選定的一系列二進制代碼以固定的含義。（1-58）8421BCD編碼器的真值表I0I1I2I3I4I5I6I7I8I9Y3Y2Y1Y010000000000000010000000000010010000000001000010000000011000010000001000000010000010100000010000110000000010001110000000010100000000000011001十個輸入中,任何時刻僅允許一個有效(為1),即1表示有輸入,0表示無輸入邏輯圖狀態表n個二進制代碼（n位二進制數）有2n種不同的組合，可以表示2n個信號。(2)二進制編碼器二進制編碼器的作用：將一系列信號狀態編制成二進制代碼。例：用與非門組成三位二進制編碼器。---八線-三線編碼器設八個輸入端為I1I8

八種狀態，與之對應的輸出設為F1、F2、F3，共三位二進制數。真值表八個輸入中,任何時刻僅允許一個有效(為0),即0表示有輸入,1表示無輸入I1I2I3I4I5I6I7I8&&&F3F2F18-3

編碼器邏輯圖8.6.3譯碼器和數字顯示電路譯碼是編碼的逆過程，即將某二進制翻譯成電路的某種狀態（十進制數、字符或其他信號）。（1）二進制譯碼器二進制譯碼器的作用：將n種輸入的組合譯成2n種電路狀態。也叫n---2n線譯碼器。譯碼器的輸入——一組二進制代碼譯碼器的輸出——一組高低電平信號常用的譯碼器：2/4線譯碼器、3/8線譯碼器和4/16線譯碼器&&&&A1A02-4線譯碼器74LS139的內部線路輸入控制端輸出（1-65）集成3/8線譯碼器74LS138的內部邏輯圖

（1-66）74LS138譯碼器引腳圖和邏輯符號，圖中小圓圈表示低電平有效

（1-67）74LS138譯碼器的真值表

輸入輸出控制碼數碼×1×××111111110××××1111111110000011111111000110111111100101101111110011111011111010011110111101011111101110110111111011011111111110其余輸出為1，···ABC=000時，輸入輸出ABC0000010100111001101011110111111110111111110111111110111111110111111110111111110111111110譯碼器邏輯式…當S1=1、S2=S3=0時，才正常譯碼（1-69）試用3/8線譯碼器74LS138和與非門實現邏輯函數解：將邏輯函數用最小項表示，然后兩次求反。（2）數字顯示譯碼器二---十進制編碼顯示譯碼器顯示器件在數字系統中，常常需要將運算結果用人們習慣的十進制顯示出來，這就要用到顯示譯碼器。顯示器件：常用的是七段顯示器件。bcdefga1．半導體數碼管將十進制數碼管分成七個字段，每段為一個發光二極管。abfgecd?fg

abedc?a

b

c

d

e

f

g共陰極接法++++++a

b

c

d

e

f

g共陽極接法2．七段顯示譯碼器七段顯示譯碼器的功能是把8421二-

十進制代碼譯成對應于數碼管的七個字段信號，驅動數碼管顯示出相應的十進制數碼。

74LS247譯碼器接共陽極數碼管。它有四個輸入端A0，A1，A2，A3

和七個輸出端三個輸入控制端：A3

A0

均為零，數碼管各段均熄滅。用來消除無效

0。74LS247七段字形顯示譯碼器的狀態表A3A