一種低成本光接收器的數據恢復電路的設計及FＰGA實現寧少春(重慶郵電高校光電學院,重慶40００65）【摘要】:設計了一種利用FPGA的可編程輸入延時單元（IＤＥＬAＹ）和鎖相環輸出同頻多相時鐘結合的４倍過采樣高速時鐘數據恢復電路。可在較低頻率同步恢復4位并行數據,有效的增大帶寬并降低了終端成本,并采納自動檢測和推斷的方法檢測數據跳變邊沿,消除了數據毛刺的干擾。

關鍵詞：時鐘數據恢復;過采樣;輸入延時單元；現場可編程規律陣列【中國分類號】ＴN9３４.3【文獻標識號】ＡＡlow-ｃostopticalreｃｅivｅｒdatarecoveｒycircｕｉｔｄeｓigｎanｄFPＧAiｍｐlementatｉｏｎ（SchoｏlｏfOｐｔoelecｔｒonicEｎgineｅrｉng,ChｏｎgqingUnivｅrｓitｙｏfPost&Ｔeleｃommｕｎiｃatioｎ，Chongqiｎg４０0065,Ｃhｉna)Abｓtraｃt:ＤesignｅdaFPGＡｐroｇrａｍmablｅｉnｐｕtdelaｙuniｔ（IDELAY）ａndｐhaｓe-ｌocｋｅdlｏopｏｕｔputcoｍbinaｔionwitｈtheｆrequencymultｉ－phasecｌｏｃｋｆoｕｒtiｍｅsｏver—ｓaｍpliｎｇｏfhｉｇh—spｅedcｌｏckanddaｔaｒecoｖerycircｕit．Recｏｖｅryintｈeｆｏｕrｐarａllｅｌdａtaaｔｌowerfrｅqｕenｃieｓ，ｅffecｔiｖelyincreａｓebandｗidthaｎdreｄucethecｏsｔoftheｔermiｎal,ａndａｕｔomaｔicaｌlydetectaｎｄｄｅｔerｍinetｈemｅthoddｅtｅｃtiｏndataｔranｓｉｔioｎｅdｇe,eｌimｉｎaｔetheinterfereｎcｅoｆdataglitches．Kｅyｗｏrｄs：cｌockanddatarecovｅry;oversamplinｇ；inｐutｄｅlａｙunｉt；fielｄproｇrammａbｌeloｇiｃarraｙs1引言隨著互聯網的普及,光纖通信技術正在走進千家萬戶。光纖通信擁有傳輸距離長,信號損失小，帶寬高,架設維護成本低等諸多優點。但是作為網絡終端如果采納現有光接收器，不但成本太高，而且一般家用難以維護，過高的帶寬也造成資源的浪費。如何設計一種低成本的光纖數據接收模塊至關重要.時鐘數據恢復電路是高速收發器的核心模塊.所以本文提出一種利用低成本FPGＡ實現光纖數據恢復電路的方案。目前利用FPＧＡ實現時鐘恢復電路的方法，基本都是首先利用ＦＰＧＡ內部的高頻時鐘對數據進行過采樣，然后再依據輸入信號掌握對高速時鐘的分頻，從而產生與輸入信號同步的時鐘信號。比如采納４倍過采樣，如果輸入信號的頻率為1００MＨz,則系統的工作頻率就必須達到HYＰＥRLＩNＫ"hｔtｐ:/／wｗw．dzsｃ.cｏm／sｔｏｃk—ｉc／８00ＭHＺ.html”\t”_ｂlank"4０0MHｚ，對于中低端FＰＧA，如此高的工作頻率顯然無法承受。雖然高端ＦＰＧA可以達到GHz的工作頻率，但其昂揚的價格不適合用于一般用戶。而其它基于中低端ＦPGA實現高速時鐘恢復電路的方法，要么需要外部VCO模塊，要么只能恢復數據而無法得到同步的時鐘信號。針對這種情況，本文提出了一種利用ＨYPＥRＬINK”ｈｔｔｐ:／/wｗｗ.dzsｃ．com/icｓｔｏck／13１/ALＴERＡ.htｍl”\ｔ”_ｂlank"ＡｌteｒaＦＰGＡ中的鎖相環及Ｌｏgiclock等技術,實現高速時鐘恢復電路的方法。2設計方案一整體結構圖1整體結構圖如圖１所示,由時鐘掌握模塊產生多個相同頻率不同相位的時鐘,用這些時鐘分別對輸入數據進行采樣.這樣一來多個時鐘在一個周期內的不同時間段分別采樣代替了傳統一個高頻時鐘過采樣,有效的降低了整體時鐘頻率適合低成本ＦPＧA實現。采樣模塊是負責處理和同步采樣數據的本設計采納2個結構相同的采樣模塊進行“乒乓”操作，可以有效的利用FＰＧＡ強大的并行處理能力，合理利用片內資源經過采樣模塊同步以后的數據交給數據恢復模塊,去掉過采樣并恢復出原始數據。二時鐘掌握部分圖２時鐘關系如圖２由時鐘掌握模塊產生16個同頻率采樣時鐘１６個時鐘逐級相位差22.５度分別對輸入數據進行采樣采樣結果送到數據恢復模塊處理產生恢復后的數據。[２]采樣采納4倍過掃描所以1６個采樣結果對應4位的恢復數據由主時鐘分別通過4個鎖相環產生16個同頻率不同相位的時鐘其中pｌl1的相位為0，２2.５，45，67.5;ｐｌｌ2:90,１12。5，13５,１５7。5；ｐｌl３:１80,2０2.5,225，24７.5；ｐll4：270，292．5,315,3３7.5。下圖是仿真中1６個時鐘的波形圖3時鐘波形仿真圖圖３可見在一個周期中16個時鐘的上升沿依次到達，可以對數據進行１６次采樣。三采樣模塊采樣模塊由２個結構相同的模塊并行。第一個掌握前８個時鐘對數據采樣；其次個掌握剩下8個時鐘采樣。［３］每個模塊分成采樣和同步2個部分１采樣部分：如圖48個時鐘每個時鐘上升沿對數據采樣，分別寫入一個含有8個1位寄存器的寄存器組ｒam0在主時鐘下個周期時采樣寫入另一個寄存器組ｒam1。2同步部分:利用分別采樣間隔乒乓操作寄存器組rａm0ram1同步讀出8位采樣數據。［1]圖4采樣模塊原理圖四數據恢復模塊得到16個同步采樣數據后，送入數據恢復模塊處理得到４位原始數據。數據恢復模塊包括跳變沿檢測,鑒相器和16選４的多路選擇器。圖5恢復模塊結構圖如圖５所示,首先依據采樣信號檢測出數據跳變沿。然后鑒相器依據跳變沿位置,推斷出最佳采樣位置，輸出掌握信號，掌握多路選擇器,選擇最佳采樣信號通過，形成恢復數據。圖6跳變沿位置圖如圖６首先對主時鐘進行采樣然后比較采樣數據推斷跳變沿位置，由于是4倍過采樣所以本設計的鑒相器采納跳變沿后的第三個數據作為輸出數據,此時為眼圖最大處.[4］3結論：本文提出的電路結構不需要高頻時鐘信號，因此只要相位調整過程中時鐘信號的脈沖寬度大于器件要求的最小值，且滿意整個電路滿意建立保持時間就可以正常工作。但是由于始終相位比較接近,對延遲要求較高，需要把全部時鐘設置為全局時鐘.最小的時鐘周期T=max（3＊Tｍiｎ,Tpeｒ),其中Tmiｎ是所用器件時鐘信號脈沖寬度的最小值，Tｐｅr是滿意建立保持時間的最小時鐘周期。例如HＹPＥRLINK”ｈttp：//www.dzｓc．coｍ／ｓｔock—ic/EＰ２C３５F６７２C6.html＂\t"＿blａnk"ＥP２Ｃ３５F６72Ｃ6芯片工作時鐘高電平脈沖最小值為１ｎｓ,采納該芯片電路的工作頻率可以達到３00ＭHz,這個工作頻率已經通過了AｌterａDE2板的硬件驗證。如果采納更快的器件如ＣyｃｌonｅIIIＥP３C１0T1４４Ｃ７,時鐘脈沖寬度最小值0.６２5ｎｓ，經過仿真驗證其工作頻率可以達到４00MＨz。在時鐘調整模塊后加一個簡潔的二分頻電路，就可以實現3２個時鐘相位的調整精度，依據不同器件的性能很容易進行擴展,達到所需要的設計要求。參考文獻［1]

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