基于可編程邏輯器件實現(xiàn)多路數(shù)據(jù)采集系統(tǒng)的設(shè)計對于國內(nèi)而言，正如DSP在20年前出現(xiàn)的情形一樣，如今，F(xiàn)PGA正處于數(shù)字信號處理技術(shù)的前沿。而DSP都是基于一種精簡指令集的計算機體系架構(gòu)，其固定的硬件結(jié)構(gòu)和數(shù)據(jù)總線寬度已不適合許多面向用戶型（可重配置型）的DSP應(yīng)用系統(tǒng)；其速度也受制于CPU的指令順序執(zhí)行的基本工作模式，這已成為DSP處理器一個難以突破的瓶頸。現(xiàn)代的大容量、高速度FPGA器件通常都內(nèi)嵌有可配置的高速RAM、PLL、LVDS、LVTTL以及硬件乘法累加器（MAC）等DSP模塊，而且都提供了支持以低系統(tǒng)開銷、低成本實現(xiàn)高速乘－累加（MAC）超前進(jìn)位鏈的DSP算法。在許多寬帶信號處理領(lǐng)域（如無線通信、多媒體系統(tǒng)、衛(wèi)星通信、雷達(dá)系統(tǒng)等），F(xiàn)PGA技術(shù)具有更廣闊的應(yīng)用前景，已代替DSP實現(xiàn)許多前端的數(shù)字信號處理算法。用FPGA來實現(xiàn)數(shù)字信號處理可以很好地解決并行性和速度問題，而且其靈活的可配置特性，使得FPGA構(gòu)成的數(shù)字信號處理系統(tǒng)易于修改、測試及系統(tǒng)升級，能降低設(shè)計成本，縮短開發(fā)周期。本文應(yīng)用FPGA技術(shù)針對一個遠(yuǎn)程監(jiān)控系統(tǒng)的多路數(shù)據(jù)采集系統(tǒng)，實現(xiàn)了64bit位寬的海量數(shù)據(jù)實時采集、存儲以及時鐘匹配。1數(shù)據(jù)存儲板的結(jié)構(gòu)圖1為數(shù)據(jù)采集系統(tǒng)中數(shù)據(jù)存儲板的基本框圖，數(shù)據(jù)采集時鐘為20MHz，遠(yuǎn)低于SDRAM存儲的工作時鐘100MHz，需要進(jìn)行緩沖處理。通用CPU的SDRAM控制器只支持32bit位寬數(shù)據(jù)，而且容量也很難做到480M，筆者運用Altera公司的Cyclone系列高性價比EP1CQ240C8定制SDRAM控制器。EP1CQ240C8是該數(shù)據(jù)存儲板的核心器件，其主要功能有：完成數(shù)據(jù)的緩沖；對SDRAM的讀寫時序控制；完成EPP（增強型并口）協(xié)議與計算機通信；提供SDRAM的100MHz工作時鐘；產(chǎn)生SDRAM所需的定時刷新、充電、配置等控制命令；提供SDRAM的地址空間等。SDRAM選擇HYNIX公司32M×8bit×16組的HYM72V64636BT8。20MHz晶振為EP1CO240C8提供輸入時鐘，同時被EP1CQ240C8內(nèi)部的PLL倍頻到100MHz和跟隨的20MHz，前者被CY2309功分到SDRAM，為SDRAM的存儲器組提供工作時鐘；后者被時鐘驅(qū)動芯片74FCT3807分為多路，為A/D提供采樣時鐘。2EP1CQ240C8與SDRAM的接口設(shè)計SDRAM的工作模式配置HYM72V64636BT8具有同步接口，其所有輸入和輸出都與系統(tǒng)時鐘CLK上升沿同步，由輸入信號RAS、CAS、WE組合產(chǎn)生SDRAM控制命令，完成相應(yīng)的模式寄存器設(shè)置、刷新、激活、讀寫、預(yù)充電等操作。SDRAM在工作之前必須設(shè)置模式寄存器，其讀寫工作模式分為普通模式和頁模式。普通模式的數(shù)據(jù)長度可以為1，2，4，8；頁模式和普通模式不同，一旦確定行列地址，則數(shù)據(jù)按照工作時鐘（本系統(tǒng)工作時鐘為100MHz）讀出或?qū)懲暌豁摚?024列）。為了編程方便，筆者選取讀寫不同的工作模式：向SDRAM寫入數(shù)據(jù)時采用頁模式，寫滿后讀出數(shù)據(jù)時采用是突發(fā)長度為1的普通模式。讀寫操作完成后用PCH命令或BT命令預(yù)充電中止讀或?qū)懖僮鳌Ｔ跊]有讀寫操作的時候，每64ms必須用ARF命令刷新存儲單元，防止數(shù)據(jù)丟失。SDRAM的控制接口設(shè)計根據(jù)本系統(tǒng)SDRAM的工作要求，EP1CQ240C8與SDRAM的接口電路方框圖如圖2示，筆者對FPGA的內(nèi)部硬件資源進(jìn)行了詳細(xì)配置。（1）PLL（鎖相環(huán)）完成時鐘管理。（2）地址產(chǎn)生模塊由計數(shù)器構(gòu)成，包括寫地址模塊和讀地址模塊。寫地址模塊產(chǎn)生的地址同時送到雙口RAM和狀態(tài)機，狀態(tài)機發(fā)出初始化、刷新、讀寫、充電等命令，交給仲裁機制，在不沖突的情況下完成命令的譯碼和地址的行列復(fù)用，這時數(shù)據(jù)被存入到由地址的行和列所確定的SDRAM地址中去。數(shù)據(jù)存滿SDRAM后再切換到讀地址模塊，通過讀地址模塊產(chǎn)生讀地址將數(shù)據(jù)讀出到并口，然后導(dǎo)入計算機進(jìn)行相關(guān)的處理。（3）仲裁機制完成對讀寫命令和刷新命令的仲裁，杜絕同時操作；命令譯碼主要用于控制SDRAM的各種時序，完成SDRAM的讀寫和刷新。（4）刷新控制電路主要完成對SDRAM數(shù)據(jù)刷新進(jìn)行計時，確保每64ms刷新8192行數(shù)據(jù)；刷新控制電路主要由781計數(shù)器構(gòu)成。由于SDRAM工作時鐘是100MHz，SDRAM要求在64ms之內(nèi)刷新8192行數(shù)據(jù)，因此該計數(shù)器應(yīng)小于：64ms/8192/0.01us=781.25。當(dāng)計數(shù)器計滿781次后，刷新控制電路向仲裁電路發(fā)出刷新請求，仲裁機制根據(jù)請求向SDRAM發(fā)出刷新命令。（5）狀態(tài)機是SDRAM控制器的核心。在程序方案上，筆者設(shè)計了兩個模塊：一個模塊產(chǎn)生狀態(tài)機命令和控制命令；另一個模塊完成命令的譯碼，包括讀寫、刷新、充電等操作，將命令翻譯成SDRAM的命令碼字，完成特定的操作。在本系統(tǒng)中，由于多通道數(shù)據(jù)采集后進(jìn)入FPGA的時鐘是20MHz，而FPGA的狀態(tài)機以及SDRAM的時鐘是100MHz，因此，數(shù)據(jù)需要做緩沖處理。筆者利用FPGA內(nèi)部的硬件資源構(gòu)造雙口RAM解決時鐘匹配問題，同時又考慮到SDRAM工作在頁模式，因此將雙口RAM的容量構(gòu)造成SDRAM一頁的數(shù)據(jù)容量1024×64bits，這樣數(shù)據(jù)緩沖一頁就存入一頁。雙口RAM作為FPGA配置中的關(guān)鍵模塊，下面將詳細(xì)介紹雙口RAM的設(shè)計。3雙口RAM的構(gòu)造由于本系統(tǒng)中數(shù)據(jù)讀出時鐘是寫入時鐘的五倍，所以必須注意時鐘追趕的問題，即讀出一定要滯后寫入，否則讀出的數(shù)據(jù)就不是存入雙口RAM的數(shù)據(jù)。筆者的編程思路是：當(dāng)數(shù)據(jù)以20MHz時鐘寫入到雙口RAM容量的7/8時，便以100MHz時鐘開始讀出，讀完一頁后必須就等待下次寫滿7/8。讀出的一頁數(shù)據(jù)剛好存滿SDRAM的一頁，依次類推，這樣就完成了數(shù)據(jù)的緩沖。當(dāng)然，讀寫地址的產(chǎn)生是FPGA內(nèi)部用計數(shù)器實現(xiàn)的，因此，就得到如圖3示的算法流程圖。圖3中clk1為20MHz時鐘，clk2為100MHz時鐘；count1［9:0］輸入到雙口RAM的wraddress［9:0］，count2［9:0］輸入到rdaddress［9:0］。并和“1110000000”比較，判斷是否寫滿了雙口RAM的容量的7/8，如果寫滿了就觸發(fā)100MHz的讀出時鐘，數(shù)據(jù)開始從雙口RAM讀出。根據(jù)上述思路，利用Altera公司的開發(fā)平臺QUARTUSII完成編譯、仿真得到雙口RAM的功能仿真波形如圖4示，由仿真結(jié)果可知該方案很好地解決了時鐘追趕問題，完成了數(shù)據(jù)緩沖。4數(shù)據(jù)存儲板的性能測試筆者利用在FPGA內(nèi)部資源編寫了一個測試模塊，用它產(chǎn)生有規(guī)律的數(shù)據(jù)信號（模擬采樣的數(shù)據(jù)），并存入SDRAM，當(dāng)存滿后通過EPP將數(shù)據(jù)存儲到計算機，利用相關(guān)軟件讀出保