一種多模式ldpc碼的可重構結構

0基于ldpc碼算法的可重構結構196年，r.g.garaham首次提出了低密度奇偶校驗碼（lsdc）。自LDPC碼結構誕生以來,陸續提出了串行、全并行針對上述問題,本文在分析LDPC碼算法的基礎上,根據可重構思想,提出了一種支持12種模式LDPC的可重構結構。該譯碼器能降低系統硬件開銷和系統級應用的復雜度,節省芯片面積。1tdmp算法性能分析R.G.Gallager給出了兩種LDPC碼的迭代譯碼算法,即硬判決算法和軟判決算法。軟判決算法性能好,但計算過程太復雜。文獻[5]提出了一種對數域的BP算法,將硬件難以實現的乘除運算用加減運算代替,大大提高了處理速度。文獻[6]提出了一種改進BP算法,即最小和(Min-Sum,MS)算法,解決了φ(x)函數難以硬件實現的問題,但譯碼性能有所下降。文獻[7]對MS算法進行了改進,采用了歸一化最小和(Nor-Min-Sum,NMS)算法和偏移最小和(Offset-Min-Sum,OMS)算法。這兩種算法都獲得了與BP算法相當或更優的譯碼性能,但算法的收斂速度比較慢,硬件實現復雜度仍然較高。文獻[8]提出了一種基于Turbo譯碼的分層譯碼思想,即TDMP算法。TDMP算法對每個校驗節點、變量節點的數據處理與傳遞的方式是:得到新的數據后,直接更新本節點,再將更新后的數據直接傳遞到下一個迭代節點。因此,節省了中間數據的緩存資源。迭代處理流程中傳遞的都是最新數據,迭代收斂速度更快。TDMP譯碼算法描述如下。首先初始化。若存在任意的i、j,且H(i,j)=1,則有:其次迭代運算處理。若存在任意的i、j,且H校驗節點處理及更新處理有:變量節點更新運算有:最后判決運算。有:在該TDMP算法中,變量節點傳向校驗節點的數據處理采用了NMS算法進行簡化處理。同時,為了補償NMS簡化處理帶來的性能損失,將校驗節點輸出的信息與乘性因子α(α<1)相乘,進行補償。采用NMS優化后的TDMP譯碼算法所需的存儲數據量少,運算復雜度低,收斂速度快。譯碼算法性能比較如圖1所示。譯碼算法迭代性能比較如圖2所示。從圖1可以看出,TDMP算法譯碼誤碼率與NMS算法接近。從圖2可以看出,TDMP算法平均迭代次數只是NMS算法的一半。TDMP算法的收斂速度優于NMS算法。迭代次數仿真曲線如圖3所示。選擇最佳迭代次數是根據區域內譯碼誤碼率的最差情況對應值而定。從圖3可以看出,30次與40次的曲線基本重合,20次與30次的曲線相比,性能有所下降。因此,NMS算法的最大迭代次數為30次。譯碼器量化仿真曲線如圖4所示。可以看出,量化比特數為12bit時的譯碼性能與TDMP算法性能最接近。量化比特數為9bit和8bit時的譯碼性能有所下降,在SNR為2dB時,與TDMP浮點算法的譯碼性能相比,分別降低了0.25dB和0.3dB。但是,9bit量化與NMSA浮點算法的性能接近,還略好一些;8bit量化比NMSA浮點算法的性能降低0.15dB。綜合考慮性能與硬件復雜度,采用8bit(1bit符號位+4bit整數位+3bit小數位)量化最為合適。2單元譯碼結構為支持4種碼率(1/2、2/3、3/4和5/6)和3種碼長(648bit、1296bit和1944bit)共12種LDPC譯碼,將表征每種LDPC碼的參數信息分別存儲到參數存儲器組(PARRAM)中。通過讀取不同的配置參數,組合產生不同的控制信號來控制數據移位網絡。調用譯碼處理陣列(DPA)中的若干譯碼處理單元(DPU),組成針對某種碼率、碼長的LDPC譯碼結構。因此,通過調用不同配置參數來重新組合譯碼器結構的方式,實現了譯碼器的可重構結構。采用NMS-TDMP譯碼算法、支持IEEE802.11n標準的LDPC譯碼器結構如圖5所示。該譯碼器包含DPA、配置后驗概率存儲器組(CPPRAM)、PARRAM、校驗節點更新值存儲器組(CheckRAM)、可重構數據移位網絡(RDSN)、硬件判決單元(HDU)、數據恢復單元(DRU)和控制器(Controller)。PARRAM組包括DCRAM、ShifterRAM、非零元素位置RAM。表征每種LDPC碼的參數信息分別存儲于這些存儲器中。通過RDSN模塊選擇對應的DPU,以處理CPPRAM輸出的信息DPA包含了81個DPU。在一個周期內,能完成一個z×z的矩陣的變量結點更新運算每完成一次子迭代后,DCRAM、ShifterRAM、非零元素位置RAM的地址加1,輸出下一組控制信號;重復執行循環;重復執行m(校驗矩陣中的行數)次后,得到更新后的變量結點值;經過HDU,進行提前終止迭代判決3基于數據的dsnIEEE802.11n標準給出的校驗矩陣是由基礎矩陣循環右移產生的,變量節點和校驗節點在數據傳遞時必須通過移位網絡來完成對應數據的映射。為實現多模譯碼,數據移位網絡必須支持不同數據位寬的循環移位。本文采用了可重構數據移位網絡(ReconfigurableDataShifterNetwork,RDSN),根據接收到的移位配置信息來重構不同位寬的DSN。RDSN結構如圖6所示。該結構能實現擴展因子zRDSN包含主網絡(MasterNetwork,MN)、選擇網絡(SelectNetwork,SN)和控制網絡(ControlNetwork,CN)。MN是一個對數桶形移位器(LogarithmicBarrelShifter,LBS)。若輸入端口數目為S,則LBS包含log設S=5,LBS結構如圖7。圖7中,每層移位值與移位層數呈對數關系。當只有第一層置1,其他層為0,則循環移位1位;當第一層、第二層置1,其他層為0,則循環移位3位;依次類推。SN包含z4譯碼器參數的優化本文IEEE802.11n標準、支持多模的可重構譯碼器采用Verilog-HDL語言進行設計。采用Modelsim軟件進行系統功能驗證。本譯碼器的最高時鐘頻率為240MHz,不同模式下最大數據吞吐率為1.568Gbit/s。基于0.13μmCMOS工藝進行設計,芯片面積為3.452mm本文的譯碼器采用了NMS-TDMP算法,降低了存儲器使用量;使用HDU進行提前判決,以終止迭代,節省了存儲校驗矩陣的存儲器開銷;可重構結構能支持12種模式,時鐘頻率和最大吞吐率更高。本文與其他文獻中譯碼器的參數對比如表1所示。本文譯碼器的面積比文獻[10]更小。文獻[11]的吞吐率與本文相當,歸一化面積比本文約小一半。但文獻[11]引入了軟件操作,系統應用復雜度更高。5基于tsmc的譯碼系統本文提出了一種IEEE802.11n標準LDPC譯碼器的可重構結構。采用NMS優化