文檔來源網絡侵權請聯系刪除PAGE2LPDDR結構DDRPHY是DDRcontroller和DRAM之間的橋梁，目前在DDRIP的市場上，國際廠商占據較高的市場份額，而國內IP企業占比很小，究其原因，主要是由于DDRPHY具有較高的技術門檻，要在這類PHY上實現突破并不容易。首先與其說DDRPHY是一個芯片技術，不如說DDRPHY是一門系統工程。DDR的數據傳輸采用并行多位、單端突發的傳輸模式，對電源完整性PI（PowerIntegrity，電源完整性）和信號完整性SI（SignalIntegrity，信號完整性）的要求很高。另一方面，DDR可以說是對訓練（Training）要求最多的接口。各種訓練是否獲得最佳的結果直接影響DDR工作的可靠性。對于PHY開發人員來說，既要懂物理層的設計，也要懂訓練算法的設計，只有這樣才能開發出可靠的產品，然而這又無形中抬高了設計的門檻。最后，如何實現高速的單端信號傳輸，是DDRIO設計的一大考驗。DDR數據傳輸的特點是：多位并行傳輸，單端數據突發模式。目前SoC可以集成多達72位（DDR4帶ECC）的DDR接口，多位并行傳輸在封裝和PCB上的布線是非常復雜的，很多走線有一定等長要求，同時還要盡量減小線間串擾，所以合格的封裝和PCB設計是一大挑戰。另外突發模式的傳輸，SSO（SimultaneousSwitchingOutput）噪聲也會嚴重影響DDR的性能。所以DDR穩定的工作需要可靠的SI和PI分析。在芯片開發早期，確定好芯片的PAD規劃和封裝規劃，對于設計后期優化DDR的SI和PI性能至關重要。芯耀輝在系統級芯片設計早期、IO準備階段就開展SI和PI的分析，提前幫助客戶規劃，以確保集成的DDRPHY的量產性能。如下圖SI和PI流程示意圖。關鍵技術點二：高可靠性訓練設計DDR系統的穩定工作離不開各種訓練。在啟動的時候需要做初始化的CATraining，WriteLeveling，ReadLeveling和WriteEyeTraining等一系列訓練，對于DDR4、LPDDR4及以上的更高協議，還需要VREF的二維訓練。基于純硬件的方式無法提供復雜的訓練范式。例如JEDEC的DDR4協議里面規定了DRAM只能提供簡單的01010101等范式，這對于高速DDR的訓練是不足夠的，因為這些范式頻率單一，無法反映數據通道衰減帶來的碼間串擾（ISI）。另外，不同范式在終端的反射也會不一樣。所以如果采用JEDEC規定的簡單范式來訓練DDR，特別是在較高速率下，不能得到一個最優化的訓練結果。關鍵技術點三：高性能DDRIO設計關鍵技術點四：支持多頻點的快速頻率切換技術實現低功耗設計DDR是SoC系統中的功耗大戶，如何減小DDR的功耗一直是DDR技術革新的動力和方向之一。最直接的方法就是降低供電電壓，而這正是DRAM規范的演進之路。另一方面，從DDR4和LPDDR4開始，DRAM規范定義了PODIO架構（針對DDR4和DDR5）、LVSTLIO架構（針對LPDDR4和LPDDR5）和數據總線倒置（DBI）技術，能有效地減小IO端的功耗。以上降低功耗的方法是JEDEC規范限定的技術，xxx還開發出一種動態頻率切換技術，能有效降低系統總功耗。該技術在DRAM初始化的時候可以訓練多達多個頻率點的配置，并保存相關訓練結果。當系統確定不需要DRAM工作在高頻率時，可以通知DDR控制器，然后DDR控制器會通知DFI，并讓DRAM進入自刷新狀態，之后頻率切換就會自動在DFI和DDRPHY內部進行，頻率切換完成之后DDR控制器則會讓DRAM退出自刷新，這樣DDR就可以切換到一個較低的工作頻率，從而降低功耗。相較于同類產品，該技術最大特點是整個過程無需固件接入，在新的頻率點無需重新做訓練，從而快速穩定地實現頻率切換。LPDDR控制器架構：LPDDR供電電源域1,PHYandcontroller：VDD：0.75V（digital）VDDQ:IO(0.6VforLPDDR4；0.5VforLPDDR5)VDD2H：VDD2H_CKE1.1V,retention時需要VAA_VDD2H:1.8VPLL2,DDRDRAMVDD1VDD2VDDQ：IO（(0.6VforLPDDR4；0.5VforLPDDR5)LPDDR5內部有三組電壓：VDD1/VDD2/VDDQ，其中VDD2又分為VDD2H和VDD2L，VDD1和VDD2屬于Core電源，VDDQ屬于I/O接口電源。相比LPDDR4X，LPDDR5的VDD2H由1.1V降至1.05V，V