#/6《PCB布線(xiàn)及設(shè)計(jì)》現(xiàn)場(chǎng)考試題及答案（面試題五）一、PCB的布線(xiàn)調(diào)整：我想請(qǐng)問(wèn)一個(gè)問(wèn)題:因覺(jué)機(jī)器布的不如意,調(diào)整起來(lái)反而費(fèi)時(shí)。我一般是用的手工布線(xiàn),現(xiàn)在搞的PCB板多半要用引腳密度較大的貼片封裝芯片,而且?guī)Э偩€(xiàn)的（ABUS,DBUS,CBUS等），因工作頻率較高，故引線(xiàn)要盡可能短.自然的就是很密的信號(hào)線(xiàn)勻布在小范圍面積的板子上。我現(xiàn)感覺(jué)到花的時(shí)間較多的是調(diào)整這些密度大的信號(hào)線(xiàn)：一是調(diào)整線(xiàn)間的距離,使之盡可能的均勻。因?yàn)樵诓季€(xiàn)的過(guò)程中,一般的都時(shí)不時(shí)的要改線(xiàn)。每改一次都要重新均勻每一根已布好的線(xiàn)的間距。越是布到最后，這種情況越是多。二是調(diào)整線(xiàn)的寬度,使之在一定寬度中盡可能的容下新增加的線(xiàn)。一般一條線(xiàn)上有很多彎曲,一個(gè)彎就是一段,手工調(diào)整只能一段一段地調(diào)整,調(diào)整起來(lái)也費(fèi)時(shí)間。我想如果在布線(xiàn)的過(guò)程中,能按我的思路先粗粗地手工拉線(xiàn),完了以后,軟件能從這兩個(gè)方面幫我自動(dòng)地調(diào)整。或是即便已布完，如要改線(xiàn)，也是粗粗地改一下，然后讓軟件調(diào)整。甚至，到最后我覺(jué)的需要調(diào)整元件的封裝，也就是說(shuō)整片布線(xiàn)都需要調(diào)整，都讓軟件來(lái)干。那樣就要快多了.我知道軟件能做自動(dòng)均勻調(diào)整元件封裝的距離而不能自動(dòng)調(diào)整線(xiàn)距和線(xiàn)寬。可能是其中的一些功能我還不會(huì)用,或是有其他什么辦法,在此請(qǐng)教一下。answer:線(xiàn)寬和線(xiàn)距是影響走線(xiàn)密度其中兩個(gè)重要的因素。一般在設(shè)計(jì)工作頻率較高的板子時(shí)，布線(xiàn)之前需要先決定走線(xiàn)的特性阻抗。在PCB迭層固定的情況下，特性阻抗會(huì)決定出符合的線(xiàn)寬。而線(xiàn)距則和串?dāng)_(Crosstalk)大小有絕對(duì)的關(guān)系。最小可以接受的線(xiàn)距決定于串?dāng)_對(duì)信號(hào)時(shí)間延遲與信號(hào)完整性的影響是否能接受。這最小線(xiàn)距可由仿真軟件做預(yù)仿真(pre-simulation)得到。也就是說(shuō)，在布線(xiàn)之前，需要的線(xiàn)寬與最小線(xiàn)距應(yīng)該已經(jīng)決定好了，并且不能隨意更動(dòng)，因?yàn)闀?huì)影響特性阻抗和串?dāng)_。這也是為什幺大部分的EDA布線(xiàn)軟件在做自動(dòng)布線(xiàn)或調(diào)整時(shí)不會(huì)去動(dòng)線(xiàn)寬和最小線(xiàn)距。如果這線(xiàn)寬和最小線(xiàn)距已經(jīng)設(shè)定好在布線(xiàn)軟件，則布線(xiàn)調(diào)整的方便與否就看軟件繞線(xiàn)引擎的能力強(qiáng)弱而定。二、關(guān)于高速數(shù)字PCB:請(qǐng)問(wèn)適當(dāng)選擇PCB與外殼接地的點(diǎn)的原則是什么？另外，一般PCBLAYOUT工程師總是根據(jù)DESIGNGUIDE/LAYOUTGUIDELINE做，我想了解一般制定GUIDE的是硬件/系統(tǒng)工程師，還是資深PCB工程師?誰(shuí)應(yīng)該對(duì)板級(jí)系統(tǒng)的性能負(fù)主要責(zé)任。answer:與外殼接地點(diǎn)選擇的原則是利用chassisground提供低阻抗的路徑給回流電流(returningcurrent)及控制此回流電流的路徑。例如，通常在高頻器件或時(shí)鐘產(chǎn)生器附近可以借固定用的螺絲將PCB的地層與chassisground做連接，以盡量縮小整個(gè)電流回路面積，也就減少電磁輻射。誰(shuí)應(yīng)該負(fù)責(zé)制定guideline可能每個(gè)公司有不同的情況而有不同安排。Guideline的制定必須對(duì)整個(gè)系統(tǒng)、芯片、電路動(dòng)作原理有充分的了解，才能制定出符合電氣規(guī)范且可實(shí)現(xiàn)的guideline。所以，以我個(gè)人的觀點(diǎn)，硬件系統(tǒng)工程師似乎較適合這個(gè)角色。當(dāng)然，資深PCB工程師可以提供在實(shí)際實(shí)現(xiàn)時(shí)的經(jīng)驗(yàn)，使得這guideline可以實(shí)現(xiàn)的更好。三.電路板DEBUG應(yīng)從那幾個(gè)方面著手：?jiǎn)枺赫?qǐng)問(wèn)板子設(shè)計(jì)好，生產(chǎn)出來(lái)，DEBUG應(yīng)從那幾個(gè)方面著手。答：就數(shù)字電路而言，首先先依序確定三件事情：.確認(rèn)所有電源值的大小均達(dá)到設(shè)計(jì)所需。有些多重電源的系統(tǒng)可能會(huì)要求某些電源之間起來(lái)的順序與快慢有某種規(guī)范。.確認(rèn)所有時(shí)鐘信號(hào)頻率都工作正常且信號(hào)邊緣上沒(méi)有非單調(diào)(non-monotonic)的問(wèn)題。.確認(rèn)reset信號(hào)是否達(dá)到規(guī)范要求。這些都正常的話(huà)，芯片應(yīng)該要發(fā)出第一個(gè)周期(cycle)的信號(hào)。接下來(lái)依照系統(tǒng)運(yùn)作原理與busprotocol來(lái)debug。四、現(xiàn)在常用的電子PCB設(shè)計(jì)軟件如何滿(mǎn)足電路抗干擾的要求?問(wèn)：現(xiàn)在有哪些PCB設(shè)計(jì)軟件,如何用PROTEL99合理的設(shè)計(jì)符合自己要求的PCB.比如如何滿(mǎn)足高頻電路的要求,如何考慮電路滿(mǎn)足抗干擾的要求?答：我沒(méi)有使用Protel的經(jīng)驗(yàn)，以下僅就設(shè)計(jì)原理來(lái)討論。高頻數(shù)字電路主要是考慮傳輸線(xiàn)效應(yīng)對(duì)信號(hào)質(zhì)量與時(shí)序(timing)的影響。如特性阻抗的連續(xù)與匹配，端接方式的選擇，拓樸(topology)方式的選擇，走線(xiàn)的長(zhǎng)度與間距，時(shí)鐘(或strobe)信號(hào)skew的控制等。如果器件已經(jīng)固定，一般抗干擾的方式是拉大間距或加groundguardtraces。五、關(guān)于lvds信號(hào)的布線(xiàn)：?jiǎn)枺簩?duì)于lvds低壓差分信號(hào)，原則上是布線(xiàn)等長(zhǎng)、平行，但實(shí)際上較難實(shí)現(xiàn)，是否能提供一些經(jīng)驗(yàn)?答差分信號(hào)布線(xiàn)時(shí)要求等長(zhǎng)且平行的原因有下列幾點(diǎn)：.平行的目的是要確保差分阻抗的完整性。平行間距不同的地方就等于是差分阻抗不連續(xù)。.等長(zhǎng)的目的是想要確保時(shí)序(timing)的準(zhǔn)確與對(duì)稱(chēng)性。因?yàn)椴罘中盘?hào)的時(shí)序跟這兩個(gè)信號(hào)交叉點(diǎn)(或相對(duì)電壓差值)有關(guān)，如果不等長(zhǎng)，則此交叉點(diǎn)不會(huì)出現(xiàn)在信號(hào)振幅(swingamplitude)的中間，也會(huì)造成相鄰兩個(gè)時(shí)間間隔(timeinterval)不對(duì)稱(chēng)，增加時(shí)序控制的難度。.不等長(zhǎng)也會(huì)增加共模(commonmode)信號(hào)的成分，影響信號(hào)完整性(signalintegrity)。六、問(wèn)：在電路板尺寸固定的情況下，如果設(shè)計(jì)中需要容納更多的功能，就往往需要提高PCB的走線(xiàn)密度，但是這樣有可能導(dǎo)致走線(xiàn)的相互干擾增強(qiáng)，同時(shí)走線(xiàn)過(guò)細(xì)也使阻抗無(wú)法降低，請(qǐng)專(zhuān)家介紹在高速(>100MHz)高密度PCB設(shè)計(jì)中的技巧？答：在設(shè)計(jì)高速高密度PCB時(shí)，串?dāng)_(crosstalkinterference)確實(shí)是要特別注意的，因?yàn)樗鼘?duì)時(shí)序(timing)與信號(hào)完整性(signalintegrity)有很大的影響。以下提供幾個(gè)注意的地方：.控制走線(xiàn)特性阻抗的連續(xù)與匹配。.走線(xiàn)間距的大小。一般常看到的間距為兩倍線(xiàn)寬。可以透過(guò)仿真來(lái)知道走線(xiàn)間距對(duì)時(shí)序及信號(hào)完整性的影響，找出可容忍的最小間距。不同芯片信號(hào)的結(jié)果可能不同。.選擇適當(dāng)?shù)亩私臃绞健?避免上下相鄰兩層的走線(xiàn)方向相同，甚至有走線(xiàn)正好上下重迭在