《FPGA與硬件描述語言》實驗報告PAGE武漢工程大學電氣信息學院《FPGA與硬件描述語言》實驗報告[1]專業班級13電信01班實驗時間2015年10月12日學生學號1304201426實驗地點4B315學生姓名曾維穎指導教師曹新莉實驗項目閃爍的LED實驗類別基礎實驗實驗學時4學時實驗目的及要求掌握QuartusII設計電路的基本流程，熟悉VHDL程序，分別設計分頻電路，LED閃爍延時計數程序。將設計好的LED閃爍電路程序下載到DEII開發板上進行實物測試。成績評定表類別評分標準分值得分合計上機表現按時出勤、遵守紀律認真完成各項實驗內容30分報告質量程序代碼規范、功能正確填寫內容完整、體現收獲70分說明：評閱教師：

日期：2015年月日實驗內容(說明：此部分應包含：實驗內容、實驗步驟、實驗數據與分析過程等)一、實驗內容1.用VHDL語言設計分頻器，得到0.1Hz——1Hz的時鐘信號；2.設計閃爍延時程序，控制發光二極管的閃爍。二、實驗方法與步驟分頻電路的產生1.分頻原理：（50MHz晶振信號怎樣分頻成你所需要的低頻信號。）50MHz=50×100×100×100Hz，這樣就需要1個50Hz分頻器，3個100Hz分頻器 2．50分頻器：源程序如下（記作cnt50）libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycnt50isport(clk:instd_logic;en:instd_logic;clr:instd_logic;cout:outstd_logic;q:bufferstd_logic_vector(5downto0));endcnt50;architectureoneofcnt50isbeginprocess(clk,clr)beginifclr='1'thenq<="000000";elsifclk'eventandclk='1'thenifen='1'thenifq="110001"thenq<="000000";elseq<=q+1;endif;endif;endif;ifq="110001"thencout<='1';elsecout<='0';endif;endprocess;endone; 3．100分頻器:（記作cnt100）源程序：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycnt100isport(clk:instd_logic;en:instd_logic;clr:instd_logic;cout:outstd_logic;2.cnt100波形圖實驗總結（說明：總結實驗認識、過程、效果、問題、收獲、體會、意見和建議。）武漢工程大學電氣信息學院《FPGA與硬件描述語言》實驗報告[2]專業班級13電信01班實驗時間2015年10月19日學生學號1304201426實驗地點4B315學生姓名曾維穎指導教師曹新莉實驗項目從左到右的流水燈實驗類別基礎實驗實驗學時4學時實驗目的及要求1.接在fpga的8個LED從左到右循環依次點亮，產生走馬燈效果2.深入掌握晶振分頻的原理，并實現；3．通過設計計數器的不同計數值，來控制若干個發光二極管的逐次點亮。成績評定表類別評分標準分值得分合計上機表現按時出勤、遵守紀律認真完成各項實驗內容30分報告質量程序代碼規范、功能正確填寫內容完整、體現收獲70分說明：評閱教師：

日期：2015年月日實驗內容(說明：此部分應包含：實驗內容、實驗步驟、實驗數據與分析過程等)一、實驗內容1.接在fpga的8個(或者更多個)LED從左到右循環依次點亮，產生流水燈效果2.深入掌握晶振分頻的原理，并實現；3．通過設計計數器的不同計數值，來控制若干個發光二極管的逐次點亮。二、實驗方法與步驟1.深入掌握晶振分頻的原理，并實現；分頻就是將晶振的高頻率分頻成所需要的頻率，例如用50MHz晶振分頻成1Hz，1Hz就是所說的秒信號，可以作為各種電子設備的時鐘信號。2．通過設計計數器的不同計數值，來控制若干個發光二極管的逐次點亮。①50分頻器：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycnt50isport(clk:instd_logic;en:instd_logic;clr:instd_logic;cout:outstd_logic;q:bufferstd_logic_vector(5downto0));endcnt50;architectureoneofcnt50isbeginprocess(clk,clr)beginifclr='1'thenq<="000000";elsifclk'eventandclk='1'thenifen='1'thenifq="110001"thenq<="000000";elseq<=q+1;endif;endif;endif;ifq="110001"thencout<='1';elsecout<='0';endif;endprocess;endone; ②100分頻器:libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycnt100isport(clk:instd_logic;en:instd_logic;clr:instd_logic;cout:outstd_logic;q:bufferstd_logic_vector(6downto0));endcnt100;architectureoneofcnt100isbeginprocess(clk,clr)beginifclr='1'thenq<="0000000";elsifclk'eventandclk='1'thenifen='1'thenifq="1100011"thenq<="0000000";elseq<=q+1;endif;endif;endif;ifq="1100011"thencout<='1';elsecout<='0';endif;endprocess;endone;三、實驗數據與結果分析1、從右向左LED流水燈點亮的電路，源程序如下libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;useieee.std_logic_arith.all;entityliushuidengisport(clk,CLR:instd_logic;y:outstd_logic_vector(7downto0));endentityliushuideng;architecturebevofliushuidengissignaln:integerrange0to7;typestatetypeis(a,b,c,d,e,f,g,h);signalnextstate,presentstate:statetype;beginfsm:process(presentstate)begincasepresentstateiswhena=>y<="00000001";whenb=>y<="00000010";whenc=>y<="00000100";whend=>y<="00001000";whene=>y<="00010000";whenf=>y<="00100000";wheng=>y<="01000000";whenh=>y<="10000000";endcase;endprocessfsm;tim:process(clk,clr,n)beginifclr='1'thenn<=0;presentstate<=a;elsifrising_edge(clk)thenifn=7thenn<=0;elsen<=n+1;endif;endif;caseniswhen0=>presentstate<=a;when1=>presentstate<=b;when2=>presentstate<=c;when3=>presentstate<=d;when4=>presentstate<=e;when5=>presentstate<=f;when6=>presentstate<=g;when7=>presentstate<=h;endcase;endprocesstim;endbev;2、頂層文件建立3、引腳鎖定：Clk：PIN_N2En:PIN_N25Clr:PIN_N26y[0]-y[7]依次為：PIN_AE23,PIN_AF23,PIN_AB21,PIN_AC22,PIN_AD22,PIN_AD23,PIN_AD21,PIN_AC21,4、測試結果：流水燈每隔一秒，從右向左點亮，當復位開關掰下時，led燈自動跳回最右邊。實驗總結（說明：總結實驗認識、過程、效果、問題、收獲、體會、意見和建議。）

武漢工程大學電氣信息學院《FPGA與硬件描述語言》實驗報告[3]專業班級13電信01班實驗時間2015年10月26日學生學號1304201426實驗地點4B315學生姓名曾維穎指導教師曹新莉實驗項目單只數碼管循環顯示0~F；8只數碼管動態顯示多個不同字符。實驗類別基礎實驗實驗學時4學時實驗目的及要求1.掌握晶振芯片的分頻過程及原理。2.設計共陰極和共陽極七段數碼管的顯示原理，編寫驅動譯碼VHDL代碼。3.通過時序控制，令單只數碼管循環顯示，形成流水燈的效果，并可以改變顯示的時間。4.8只數碼管動態顯示多個不同字符，數碼管動態掃描顯示0~7。成績評定表類別評分標準分值得分合計上機表現按時出勤、遵守紀律認真完成各項實驗內容30分報告質量程序代碼規范、功能正確填寫內容完整、體現收獲70分說明：評閱教師：

日期：2015年月日實驗內容(說明：此部分應包含：實驗內容、實驗步驟、實驗數據與分析過程等)一、實驗內容1.掌握晶振芯片的分頻過程及原理。2.設計共陰極和共陽極七段數碼管的顯示原理，編寫驅動譯碼VHDL代碼。3.通過時序控制，令單只數碼管循環顯示0——F，并可以改變顯示的時間。4.8只數碼管動態顯示多個不同字符，數碼管動態掃描顯示0~7。二、實驗方法與步驟1.對晶振芯片進行分頻：從50MHZ分頻到1Hz。2.設計共陰極和共陽極七段數碼管的顯示原理，編寫驅動譯碼VHDL代碼①共陽極數碼管是指八段數碼管的八段LED的陽極都連在一起，而陰極對應的各段可分別控制②共陰極數碼管是指八段數碼管的八段LED的陰極都連在一起，而陽極對應的各段可分別控制3.通過時序控制，令單只數碼管循環顯示，形成流水燈的效果，并可以改變顯示的時間。4.8只數碼管動態顯示多個不同字符，數碼管動態掃描顯示0~7。實驗數據與結果分析單只數碼管循環顯示0~FLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYshumaguanISPORT(inp:INSTD_LOGIC_vector(3downto0);q:OUTSTD_LOGIC_VECTOR(6downto0));ENDshumaguan;ARCHITECTUREbhvOFshumaguanISBEGINPROCESS(inp)BEGINCASEinpISWHEN"0000"=>q<="0111111";WHEN"0001"=>q<="0000110";WHEN"0010"=>q<="1011011";WHEN"0011"=>q<="1001111";WHEN"0100"=>q<="1100110";WHEN"0101"=>q<="1101101";WHEN"0110"=>q<="1111101";WHEN"0111"=>q<="0000111";WHEN"1000"=>q<="1111111";WHEN"1001"=>q<="1101111";WHEN"1010"=>q<="1110111";WHEN"1011"=>q<="1111100";WHEN"1100"=>q<="0111001";WHEN"1101"=>q<="1011110";WHEN"1110"=>q<="1111001";WHEN"1111"=>q<="1110001";WHENOTHERS=>NULL;ENDCASE;ENDPROCESS;ENDbhv;8只數碼管動態顯示多個不同字符libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityshuma8isport(clk:instd_logic;q0,q1,q2,q3,q4,q5,q6,q7:outstd_logic_vector(6downto0));endshuma8;architectureoneofshuma8issignalnum:integerrange7downto0;beginprocess(clk)beginifclk'eventandclk='1'thenifnum<7thennum<=num+1;elsenum<=0;endif;endif;endprocess;process(num)begincasenumiswhen0=>q0<="0111111";q1<="0000000";q2<="0000000";q3<="0000000";q4<="0000000";q5<="0000000";q6<="0000000";q7<="0000000";when1=>q0<="0111111";q1<="0000110";q2<="0000000";q3<="0000000";q4<="0000000";q5<="0000000";q6<="0000000";q7<="0000000";when2=>q0<="0111111";q1<="0000110";q2<="1011011";q3<="0000000";q4<="0000000";q5<="0000000";q6<="0000000";q7<="0000000";when3=>q0<="0111111";q1<="0000110";q2<="1011011";q3<="1001111";q4<="0000000";q5<="0000000";q6<="0000000";q7<="0000000";when4=>q0<="0111111";q1<="0000110";q2<="1011011";q3<="1001111";q4<="1100110";q5<="0000000";q6<="0000000";q7<="0000000";when5=>q0<="0111111";q1<="0000110";q2<="1011011";q3<="1001111";q4<="1100110";q5<="1101101";q6<="0000000";q7<="0000000";when6=>q0<="0111111";q1<="0000110";q2<="1011011";q3<="1001111";q4<="1100110";q5<="1101101";q6<="1111101";q7<="0000000";when7=>q0<="0111111";q1<="0000110";q2<="1011011";q3<="1001111";q4<="1100110";q5<="1101101";q6<="1111101";q7<="0000111";whenothers=>null;endcase;endprocess;endone;其仿真波形如圖所示實驗總結（說明：總結實驗認識、過程、效果、問題、收獲、體會、意見和建議。）武漢工程大學電氣信息學院《FPGA與硬件描述語言》實驗報告[4]專業班級13電信01班實驗時間2015年11月2日學生學號1304201426實驗地點4B315學生姓名曾維穎指導教師曹新莉實驗項目100計數器并數碼管顯示實驗類別基礎實驗實驗學時4學時實驗目的及要求1.掌握晶振芯片的分頻過程及原理。2.設計100計數器的時序電路，編寫VHDL代碼。3.通過時序控制，用三個數碼管顯示100計數器的計數值4.下載到開發板上進行驗證。成績評定表類別評分標準分值得分合計上機表現按時出勤、遵守紀律認真完成各項實驗內容30分報告質量程序代碼規范、功能正確填寫內容完整、體現收獲70分說明：評閱教師：

日期：2015年12月1日實驗內容(說明：此部分應包含：實驗內容、實驗步驟、實驗數據與分析過程等)一、實驗內容1.掌握晶振芯片的分頻過程及原理。2.設計100計數器的時序電路，編寫VHDL代碼。3.通過時序控制，用兩個數碼管顯示100計數器的計數值4.下載到開發板上進行驗證。二、實驗方法與步驟1.掌握晶振芯片的分頻過程及原理。分頻就是將晶振的高頻率分頻成所需要的頻率，例如實驗采用的50MHz晶振分頻成1Hz，1Hz就是所說的秒信號，由3個100計數器和1個50計數器級聯而成。2.設計100計數器的時序電路，編寫VHDL代碼。3.通過時序控制，用三個數碼管顯示100計數器的計數值4.下載到開發板上進行驗證。三、實驗數據與結果分析Cnt10的源程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycnt10isport(clk:instd_logic;clr_ge,clr_shi,clk_ge,clk_shi:outstd_logic;gewei,shiwei:bufferstd_logic_vector(3downto0));endcnt10;architecturebhvofcnt10isbeginprocess(clk)beginifclk'eventandclk='1'thenifgewei<"1001"thengewei<=gewei+1;clk_ge<='1';elsifgewei="1001"thenclr_ge<='1';gewei<="0000";ifshiwei<"1001"thenshiwei<=shiwei+1;clk_shi<='1';elseshiwei<="0000";endif;endif;endif;clk_ge<='0';clk_shi<='0';clr_ge<='0';clr_shi<='0';endprocess;endbhv;Cnt10的仿真波形圖如下所示Cnt50源程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycounter50isport(clk_50,en_50,clr_50:instd_logic;cout_50:outstd_logic;data:bufferstd_logic_vector(5downto0));endcounter50;architecturebhvofcounter50isbeginprocess(clk_50,clr_50)beginifclr_50='1'thendata<="000000";elsifclk_50'eventandclk_50='1'thenifen_50='1'thenifdata="110001"thendata<="000000";elsedata<=data+1;endif;endif;endif;ifdata="110001"thencout_50<='1';elsecout_50<='0';endif;endprocess;endbhv;Cnt50的仿真波形圖Cnt100的源程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycounter100isport(clk_100,en_100,clr_100:instd_logic;cout_100:outstd_logic;data:bufferstd_logic_vector(6downto0));endcounter100;architecturebhvofcounter100isbegin process(clk_100,clr_100)begin ifclr_100='1'thendata<="0000000"; elsifclk_100'eventandclk_100='1'then ifen_100='1'then ifdata="1100011"thendata<="0000000"; elsedata<=data+1; endif; endif; endif; ifdata="1100011"thencout_100<='1'; elsecout_100<='0'; endif; endprocess; endbhv;Cnt100的仿真波形圖Jishu100的源程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityyangjiisport(clk,en,clr:instd_logic;data:bufferstd_logic_vector(3downto0);a,b,c,d,e,f,g,h:outstd_logic);endyangji;architecturebhvofyangjiisbeginprocess(clk,clr,en)beginifclr='1'thendata<="0000";elsifclk'eventandclk='1'thenifen='1'thenifdata="1001"thendata<="0000";elsedata<=data+1;endif;endif;endif;casedataiswhen"0000"=>a