本文格式為Word版，下載可任意編輯——組成原理復習題其次章運算方法和運算器

1.設x=2×0.11011011，y=2×（-0.10101100），求x+y。(答案參考課本P55~P56)解：假設兩數均以補碼表示，階碼采用雙符號位，尾數采用單符號位，隱蔽位1已經放在

小數點后面，則它們的浮點表示分別為

[x]浮=00010，0.11011011[y]浮=001000.01010100（1）求階差并對階△E=Ex-Ey=[Ex]補+[-Ey]補=00010+11100=11110

即△E為-2，x的階碼小，應使Mx右移2位，Ex加2，[x]浮=00010，0.00110110（11）其中（11）表示Mx右移2位后移出的最低兩位數。(2)尾數求和

0.00110110（11）+1.01010100

______________________________1.10001010(11)(3)規格化處理

尾數運算結果的符號位和最高數值位為同值，應執行左規處理，結果為1.00010101（10）階碼為00011。（4）舍入處理

采用0舍1入法處理，則有1.00010101+1

_______________________1.00010110(5)判溢出

001

階碼符號位為00，不溢出，故得最終結果為x+y=2×（-0.11101010）

2.設計一個ALU（4位），完成加、減、取反、取補、規律乘、規律加、傳送、加1等8種運算功能。

解

Cn+i+1Cn+i全加器XiYi

S0S1函數發生器S2

1

010

100

AiBi000:規律0001：AB010：A+B

011：A異或B100：A加B101：A減B減1110：A加A111：A

其中，000~011為四種規律運算，100~111為四種算術運算。根據功能表可以很簡單地設計出簡化的函數發生器。

第三章存儲器

1.用16K×16位的DRAM芯片構成64K×32位存儲器。問需要多少個這樣的DRAM芯片？畫出該存儲器的組成規律框圖。

14

解：DRAM芯片容量為16K×16位=2×16片內地址線14位（A13—A0），數據線16位。

16

存儲器容量為64K×32位=2×32全部地址線16位（A15—A0），數據線32位。

所需芯片總數為（64K×32）÷（16K×16）=8（片）

因此存儲器可分為4個模塊，每個模塊16K×32位，各模塊通過A15、A14進行2:4譯碼器選擇。

存儲器的組成規律框圖如下：

2

2.已知某16位機的主存采用半導體存貯器，地址碼為18位，若使用8K×8位SRAM芯片組

成該機所允許的最大主存空間，并選用模塊板結構形式。問：（1）若每個模板為32K×16位，共需幾個模塊板?（2）每個模塊內共有多少片RAM芯片?

（3）主存共需多少RAM芯片？CPU如何選擇模塊板？

解：（1）由于主存地址碼給定18位，所以最大存儲空間為2=256K，主存的最大容量為256KB。現每個模塊條的存儲容量為32KB，所以主存共需256KB/32KB=8塊板。（2）每個模塊條的存儲容量為32KB，現使用4K×4位的RAM芯片拼成4K×8位（共8組），用地址碼的低12（A0——A11）直接接到芯片地址輸入端，然后用地址的高3位（A14——A12）通過3：8譯碼器輸出分別接到8組芯片的選片端。共有8×2=16個RAM。

（3）據前面所得，共需8個模條，每個模條上有16片芯片，故主存共需8×16=128片RAM芯片。

3.設存儲器容量為64M，字長為64位，模塊數m=8，分別用順序和交織方式進行組織，存儲周期T=100ns，數據總線寬度為64位，總線傳送周期τ=50ns。求：順序存儲器和交織存儲器的帶寬各是多少？使用交織方式的好處？

解：順序存儲器和交織存儲器連續讀出m=8個字的信息總量都是：q=64位×8=512位

順序存儲器和交織存儲器連續讀出8個字所需的時間分別是：

-7

t1=mT=8×100ns=8×10s

-7

t2=T+(m-1)τ=100ns+7*50ns=450ns=4.5*10ns順序存儲器和交織存儲器的帶寬分別是：

-77

W1=q/t1=512÷(8*10)=64×10[位/s]

-7)7

W2=q/t2=512÷(4.5*10=113.8*10[位/s]對于連續字的成塊出傳送，交織方式的存儲器可以實現多模塊流水式的并行存取，大大提高存儲器的帶寬

4.有一主存-CACHE層次的存儲器，其主存容量是1M，CACHE的容量32K，每快4K，采用直接地址映像方式

（1）寫出主存地址的格式，并標出各字段的長度。（2）畫出主存與Cache之間各個塊的映像對應關系。

（3）計算主存地址為23401H的存儲單元假使映射應當在CHCHE的哪個塊中？

解：（1）32/4=8=2^3，所以cache中可容納8個區塊，索引部分含3位，用來選擇8個

區塊中的一個，另加12位用來區分區塊內的4K字節，1M/32K=32=2^5，故用5位標記選擇Cache子系統

3119151412110

3

18

標記索引塊內地址選擇（2）

主存地址：標記（5位）***索引（3位）***塊內地址（12位）******Cache地址：***（3）

23401H的低15位用二進制表示為：011010000000001

其中011表示在Cache的第4個區塊中（000表示第一塊）

第三章指令系統和微程序控制

1.下圖給出了微程序控制的部分微指令序列，圖中每一框代表一條微指令。分支點a由指令寄放器IR5，IR6兩位決定，分支點b由條件碼標志c決定。現采用斷定方式實現微程序的程序控制，已知微地址寄放器長度為8位，要求：

（1）設計實現該微指令序列的微指令字順序控制字段的格式。(5分）（2）畫出微地址轉移規律圖。（5分）

解：（1）已知微地址寄放器長度為8位，故推知控存容量為256單元。所給條件中微程序有兩處分支轉移。如不考慮他分支轉移，則需要判別測試位P1，P2（直接控制），故順序控制字段共10位，其格式如下,AI表示微地址寄放器：P1P2A1,A2?A8判別字段下地址字段

（2）轉移規律表達式如下：A8=P1·IR6·T4A7=P1·IR5·T4A6=P2·C0·T4

其中T4為節拍脈沖信號。在P1條件下，當IR6=1時，T4脈沖到來時微地址寄放器的第8位A8將置“1〞，從而將該位由“0〞修改為“1〞。假使IR6=0，則A8的“0〞狀態保持不變，A7，A6的修改也類似。

根據轉移規律表達式，很簡單畫出轉移規律電路圖，可用觸發器強制端實現。

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1.已知某機采用微程序控制方式，其控制存儲器容量為512×48（位），微程序在整個控制存儲器中實現轉移，可控制的條件共4個，微指令采用水平型格式，后繼微指令地址采用斷定方式，如下圖：微命令字段判別測試字段下地址字段←操作控制→←——————順序控制————————→

（1）微指令中的三個字段分別應多少位？（4分）

（2）畫出對應這種微指令格式的微程序控制器規律框圖。（6分）解：（1）假設判別測試字段中每一位為一個判別標志，那么由于有4個轉移條件，故該字段為4位（如采用字段譯碼只需3位），下地址字段為9位，因此控制存儲器容量為512個單元，微命令字段是（48–4-9）=35位