晶體管的模型第1頁，共118頁，2023年，2月20日，星期五5.1引言集成電路可以認為是由元器件組成的。

元件(Element)：如電阻、電容、電感等結構簡單，性能可用一個簡單方程描述的單元。 器件(Device)：如晶體管一類結構相對復雜，性能要用多個方程才能描述的單元。從某種意義上來說，器件可以由多個元件構成。元器件可以分為兩大類：無源器件:包括電阻、電容、電感、互連線、傳輸線等。有源器件:各類晶體管。第2頁，共118頁，2023年，2月20日，星期五集成電路模擬程序SPICE(SimulationProgramwithIntegratedCircuitEmphasis

)SPICE在集成電路的晶體管級模擬方面，成為工業標準的模擬程序。集成電路設計工程，特別是模擬和模擬數字混合信號集成電路設計工程師必須掌握SPICE的應用。本章我們將重點給出無源及有源集成元器件的SPICE電路模型和相應的模型參數。第3頁，共118頁，2023年，2月20日，星期五5.2.1薄層集成電阻器集成電路中的電阻分為：無源電阻通常是合金材料或采用摻雜半導體制作的電阻。有源電阻 將晶體管進行適當的連接和偏置，利用晶體管的不同的工作區所表現出來的不同的電阻特性來做電阻。這兩種電阻的工作原理、物理結構及器件模型都不相同，下面將分別加以討論。在平面工藝集成電路中，無論是有意設計的無源電阻器件，還是無意設計但客觀存在的寄生電阻，大都呈薄層形狀。第4頁，共118頁，2023年，2月20日，星期五摻雜多晶硅薄膜是一個很好的電阻材料，廣泛應用于硅基集成電路的制造。同MOS管的柵極同時制作，阻值一般為幾十歐姆。若要較高阻值，要通過增加第二層多晶硅來制作。阻值一般為幾百歐姆。特點：制作方便，應用廣泛仍有寄生電容1)多晶硅薄膜電阻

第5頁，共118頁，2023年，2月20日，星期五不同摻雜濃度的半導體具有不同的電阻率，利用摻雜半導體的電阻特性，可以制造電路所需的電阻器。根據摻雜方式，可分為：擴散電阻和離子注入電阻。擴散電阻：對半導體進行熱擴散摻雜而構成的電阻可制作P型摻雜電阻、N型摻雜電阻、溝道電阻等特點：工藝簡單且兼容性好精度稍差2)摻雜半導體電阻第6頁，共118頁，2023年，2月20日，星期五第7頁，共118頁，2023年，2月20日，星期五離子注入電阻：對半導體進行離子注入摻雜而構成的電阻。特點：阻值容易控制，精度較高橫向擴散小第8頁，共118頁，2023年，2月20日，星期五在N阱兩端用N+漏/源擴散做歐姆接觸就形成N阱電阻。在P阱兩端用P+漏/源擴散做歐姆接觸就形成P阱電阻。特點：阱電阻阻值大，精度差。3)阱電阻第9頁，共118頁，2023年，2月20日，星期五采用一些合金材料沉積在二氧化硅或其它介電材料表面，通過光刻形成電阻條。常用的合金材料有：鉭（Ta)

鎳鉻（Ni-Cr)氧化鋅SnO2鉻硅氧CrSiO特點：較高的精度，公差可達到：0.01%～1%具有較低的溫度系數和較大的電流承載能力但增加工藝和成本4)合金薄膜電阻第10頁，共118頁，2023年，2月20日，星期五薄層電阻的幾何圖形設計形狀選擇依據：一般電阻采用窄條結構，精度要求高的采用寬條結構小電阻采用直條形，大電阻采用折線形高精度電阻采用長條串聯形第11頁，共118頁，2023年，2月20日，星期五方塊電阻概念薄層電阻圖形尺寸的計算方塊電阻的幾何圖形＝R□·第12頁，共118頁，2023年，2月20日，星期五材料最小值典型值最大值互連金屬0.050.070.1頂層金屬0.030.040.05多晶硅152030硅-金屬氧化物236擴散層1025100硅氧化物擴散2410N阱（或P阱）1k2k5k

0.5-1.0mMOS工藝中作為導電層的典型的薄層電阻阻值單位:Ω/口第13頁，共118頁，2023年，2月20日，星期五薄層電阻端頭和拐角修正不同電阻條寬和端頭形狀的端頭修正因子第14頁，共118頁，2023年，2月20日，星期五薄層電阻溫度系數電阻溫度系數TC(TemperatureCoefficient)是指溫度每升高1℃時，阻值相對變化量：在SPICE程序中，考慮溫度系數時，電阻的計算公式修正為：第15頁，共118頁，2023年，2月20日，星期五薄層電阻射頻等效電路芯片上的薄層電阻的射頻雙端口等效電路：對于工作在幾百兆以上的射頻電路中的電阻，必須考慮其寄生效應。第16頁，共118頁，2023年，2月20日，星期五襯底電位與分布電容為了防止PN結導通，襯底必須接一定的電位，使PN結處于反偏狀態。對于摻雜半導體電阻，其襯底與電阻材料摻雜類型是相反的半導體。這樣，電阻區和襯底就寄生了一個PN結。這樣PN結的存在，導至了寄生電容效應。下圖為BJT工工藝中基區擴散電阻的等效模型例子。其他類型電阻，也可以用相似的方法等到雙端口等效電路。第17頁，共118頁，2023年，2月20日，星期五有源電阻是指采用晶體管進行適當的連接并使其工作在一定的狀態，利用它的直流導通電阻和交流電阻作為電路中的電阻元件使用雙極型晶體管和MOS晶體管可以擔當有源電阻。下面討論以MOS器件作為有源電阻情況。有源電阻第18頁，共118頁，2023年，2月20日，星期五MOS管作為有源電阻有多種接法，下圖是柵漏短接而形成的MOS有源電阻及其I-V曲線。MOS管的電流方程(理想表達式)：第19頁，共118頁，2023年，2月20日，星期五直流電阻：Ron︱VGS=V＝交流電阻：NMOS柵漏短接電阻表達式：特點：其阻值不僅與工藝、管子尺寸有關，還與電壓有關其阻值是非線性的交直流的阻值不一樣所占面積比其他電阻小很多不同的接法，表現出不同的特性第20頁，共118頁，2023年，2月20日，星期五有源電阻的幾種形式：另外一種接法處于飽和區NMOS的有源電阻示意圖：DSVTNVGS>第21頁，共118頁，2023年，2月20日，星期五在集成電路中，有多種實現電容的方法：金屬-絕緣體-金屬(MIM)結構的電容；多晶硅/金屬-絕緣體-多晶硅結構的電容；叉指金屬結構的電容；利用二極管和三極管的PN結電容；MOS電容電容存在于任意兩個在電氣上被分開的導體之間集成電路中的寄生電容包括MOS管的寄生電容以及由金屬、多晶硅和擴散區連線（常稱為導電通路）形成的連線電容在集成電路設計中應盡量避免使用電容器，因集成電容器的單位面積電容量CA比較小，達到一定的電容量要較大的面積集成電容器第22頁，共118頁，2023年，2月20日，星期五(a)叉指結構電容和(b)MIM結構電容第23頁，共118頁，2023年，2月20日，星期五4.4.1平板電容SPICE程序中定義的電容元件以平板為標準，主要參數為：電容值CO、電容溫度系數、高頻寄生參數。集成電路中可用多種材料結構的平板電容。制作在砷化鎵半絕緣襯底上的MIM電容結構如下圖所示：考慮溫度系數時，電容的計算式為：第24頁，共118頁，2023年，2月20日，星期五對于高頻和高速集成電路應用，電容不僅具有電容值的特征，而且會有一個并聯寄生電導G、串聯電感L、電阻R以及兩電極的對地電容C1和C2。一個電容器的SPICE模型最好用一個包含6個元件的子電路來描述容。對于GaAs襯底上的MIM電容，G代表由漏電流引起的損耗和半絕緣體襯底或絕緣層的介質損耗，在良好工藝情況下，G可以忽略。電容模型等效電路第25頁，共118頁，2023年，2月20日，星期五隨著工作頻率的增高，串聯電感的阻抗變得越來越高。達到某一頻率，C與L變成串聯諧掁回路，其固有的自諧掁頻率定義如下：此時，電容器的電容特性完全消失。這意味著任何電容僅在低于fo的頻率上才會起電容作用。經驗的準則是電容工作在fo/3以下。第26頁，共118頁，2023年，2月20日，星期五金屬叉指結構電容叉指結構電容的優點是不需額外的工藝根據給定的幾何尺寸和工藝，就可計算出電容值叉指電容值可做到皮法量級兩條金屬線之間的電容可以認為是叉指電容的特例。當線寬按比例減小，但為了盡可能保持RC常數不按比例增加而增加金屬厚度時，金屬連線之間的電容成份將變得越來越大，電路設計中，必須給予高度重視。第27頁，共118頁，2023年，2月20日，星期五PN結電容突變PN結電容計算公式:式中，VD為PN結偏置電壓，正偏 時取正號，反偏時取負號； φO為PN結內建勢壘； Cjo是VD=0時的耗盡電容。PN結電容是利用pn結反向時的勢壘電容構成一個電容器，不需要額外的工藝。所有的PN結電容都是非線性的，是兩端電壓的函數。在大信號線性放大器中，它會引起非線性失真，但在需要調整頻率和相位的諧掁放大器、移相器、壓控振蕩器中，可利用這種非線性。第28頁，共118頁，2023年，2月20日，星期五任何PN結都有漏電流和從結面到金屬連線有體電阻，故其品質因數通常比較低。結電容的參數可采用二極管和晶體管結電容同樣的方法進行計算。電容值依賴于結面積，例如二極管和晶體管的尺寸。PN結電容的SPICE模型就直接運用相關二極管或三極管器件的模型。第29頁，共118頁，2023年，2月20日，星期五同雙極型晶體管中的PN結一樣，在結周圍由于載流子的擴散、漂移達到動態平衡，而產生了耗盡層。MOS的基本結構兩個PN結：1）N型漏極與P型襯底；2）N型源極與P型襯底。一個電容器結構：柵極與柵極下面的區域形成一個電容器，是MOS管的核心。MOS結構電容第30頁，共118頁，2023年，2月20日，星期五MOSFET的三個基本幾何參數柵長: L柵寬:W氧化層厚度:tox第31頁，共118頁，2023年，2月20日，星期五MOS電容的組成在柵極電極下面有一層SiO2介質。SiO2下面是P型襯底，襯底是比較厚的。最后，是一個襯底電極，它同襯底之間必須是歐姆接觸。與平板電容和PN結電容都不相同，MOS核心部分，即金屬-氧化物-半導體層結構的電容具有獨特的性質。它的電容-電壓特性取決于半導體表面的狀態。隨著柵極電壓的變化，表面可處于：積累區耗盡區反型區第32頁，共118頁，2023年，2月20日，星期五

(a)物理結構(b)電容與Vgs的函數關系MOS電容的組成第33頁，共118頁，2023年，2月20日，星期五1）當Vgs＜0時(以P型襯底為例)，柵極的負電荷把空穴吸引到硅的表面，致使表面處于積累區。此時，柵極的半導體構成電容的一個極板，N型器件中P型襯底的高濃度空穴積累層構成電容的另一個極板。 由于積累層直接和襯底相連，其容量可近似以平板電容公式來表示:式中

ox=0

·SiO2

=3.9×8.854×10-14F/cm，

——柵極-溝道間氧化層介電常數， Tox——氧化層厚度， A=L·W——是柵極面積。第34頁，共118頁，2023年，2月20日，星期五當Vgs>0時，柵極上的正電荷排斥了Si中的空穴，在柵極下面的Si表面上，形成了一個耗盡區。耗盡區中沒有可以自由活動的載流子，只有空穴被趕走后剩下的固定的負電荷。這些束縛電荷是分布在厚度為d的整個耗盡區內，而柵極上的正電荷則集中在柵極表面。這說明了MOS電容器可以看成兩個電容器的串聯。以SiO2為介質的電容器：以耗盡層為介質的電容器：總電容C為:比原來的Cox要小些。第35頁，共118頁，2023年，2月20日，星期五若Vgs再增大，排斥掉更多的空穴，吸引了更多的電子，使得，Si表面的電子濃度超過了空穴的濃度，半導體呈N型，這就是反型層。不過，它只是一種弱反型層。因為這時電子的濃度還低于原來空穴的濃度。當Vgs增加，達到VT值，Si表面的電子不僅抵消了空穴，成為本征半導體，而且在形成的反型層中，電子濃度已達到原先的空穴濃度，這樣的 反型層就是強反型層。顯 然，耗盡層厚度不再增加，CSi也不再減小。這樣， 就達到最小值Cmin。第36頁，共118頁，2023年，2月20日，星期五當Vgs繼續增大，反型層中電子的濃度增加，成了導電率相當高的導電層，所以低頻時，柵極電容又恢復為CO。但P型襯底向反型層提供電子的能力是有限的，至使表面的電荷不能隨快速變化的柵壓而變化，所以，高頻時柵極電容仍然和耗盡情況下的電容一樣大。考慮頻率影響時，MOS柵極的電容與柵極電壓的函數關系如下:第37頁，共118頁，2023年，2月20日，星期五近20年來集成電路的速度越來越高，射頻集成電路(RFIC)已經有了很大發展，芯片上金屬結構的電感效應變得越來越明顯，芯片電感的實現成為可能。式中，a為線圈半徑，

單位為微米

w為導線寬度：單位為微米單匝線圈版圖

單匝線圈集總電感其電感值計算公式為：電感

第38頁，共118頁，2023年，2月20日，星期五多匝線圈式中：ri=螺旋的內半徑，微米，r0=螺旋的外半徑，微米，N=匝數。多匝螺旋形線圈電感值計算公式為：

第39頁，共118頁，2023年，2月20日，星期五等效電路以砷化家和磷化銦為襯底Cp表示引出電感互連線間的耦合電容R表示電感的電阻C1和C2表示兩引出端對地電容Cox表示兩引出端絕緣層電容以硅為襯底22第40頁，共118頁，2023年，2月20日，星期五集成電路的互連：單片電路芯片上器件之間的互連芯片通過管座與系統的互連（通過引線 鍵合工藝實現）芯片上器件之間的互連采用金屬鋁薄膜，先進的工藝采用銅布線通常依靠蒸發的方法在硅片表面形成均勻的薄膜，在反刻引線工藝后形成集成電路的互連線互連線的版圖設計是集成電路設計中的基本任務，在專門門陣列設計電路中甚至是唯一的任務。互連線也是基本元件，除了有電阻外，還有寄生的電容和電感，在高速電路中，這些寄生參數將產生損耗或延遲4.6互連線第41頁，共118頁，2023年，2月20日，星期五互連線設計中應注意的事項為了減少信號或電源引起的損耗以及為了減少芯片面積，連線應盡量短；特別地，對傳輸高頻信號的關鍵互連線，在版圖設計中應按最小長度布線。為了提高集成度，在傳輸電流非常微弱時（如MOS的柵極），大多數互連線應以最小寬度布線。在連接線要傳輸大電流時（如電源和地線），應估計其電流容量并保留足夠的裕量。制造工藝提供的多層金屬布線可有效提高集成度。在微波和毫米波電路中，特別注意互連線的c和寄生參數。互連線的寄生效應在某些場合可得到有效利用：利用傳導電阻實現低值電阻、兩條共面或上下平行互連線間的電容作為微波或毫米波信號的旁路電容等。第42頁，共118頁，2023年，2月20日，星期五深亞微米階段的互連線技術CMOS工藝發展到深亞微米階段后，互連線的延遲已經超過邏輯門的延遲，成為時序分析的重要組成部分。這時應采用鏈狀RC網絡、RLC網絡或進一步采用傳輸線來模擬互連線。為了保證模型的精確性和信號的完整性，需要對互連線的版圖結構加以約束和進行規整。第43頁，共118頁，2023年，2月20日，星期五思考題： P1071、2、3、6題作業：

P1074、5題第44頁，共118頁，2023年，2月20日，星期五§5.3 二極管及其SPICE模型第45頁，共118頁，2023年，2月20日，星期五實際的集成電路主要是由半導體器件組成的。在電路分析中常用到的是半導體器件的等效電路模型。半導體器件模型有：器件的物理模型 半導體器件的物理模型是從半導體的基本方程出發，并對器件的參數做一定的近似假設而得到的有解析表達式的數學模型。 隨著集成電路集成度的提高，器件的結構、尺寸都在發生變化，器件的物理模型就越加復雜。例如對小尺寸器件要考慮各種二階效應。當然對各種新器件就更需要建立新的物理模型來描述。 在物理模型中經常包含有一些經驗因子，目的是為了使模型與實驗結果符合得更好。 模型中考慮的因素越多，與實際結果就越符合，但模型也就越復雜，在電路模擬中耗費的計算工作量就越大。5.3二極管及其SPICE模型第46頁，共118頁，2023年，2月20日，星期五器件的等效電路模型半導體器件的等效電路模型是在特定的工作條件下，把器件的物理模型用一組理想元件代替，用這些理想元件的支路方程表示器件的物理模型。 半導體器件在不同的工作條件下，將有不同的等效電路模型。例如一個器件的直流模型、交流小信號模型、交流大信號模型以及瞬態模型等是各不相同的。第47頁，共118頁，2023年，2月20日，星期五5.3二極管及其SPICE模型集成電路和半導體器件的各類特性都是PN結相互作用的結果，所以PN結是微電子器件的基礎。PN結的形成 P型半導體和N型半導體在交界面處會形成了下圖所示的PN結：第48頁，共118頁，2023年，2月20日，星期五PN結型二極管的伏安特性

第49頁，共118頁，2023年，2月20日，星期五其中5.2.1二極管的電路模型二極管等效電路模型如右圖所示：V為端電壓VD為結電壓ID為結二極管電流RS為體電阻，代表從外電極到結的半導體材料的電阻Cj為PN結的勢壘電容Cd為PN結的擴散電容端電壓V與結電壓VD的關系是：第50頁，共118頁，2023年，2月20日，星期五勢壘電容Cj：擴散電容Cd：二極管在反向偏壓很大時會發生擊穿。專門設計在擊穿狀態下工作的二極管稱為齊納二極管。但二極管的電流電壓方程沒有預示這種擊穿，實際電路設計中需借助SPICE等模擬工具來大致確定擊穿電壓值。在低頻下或直流分析中，二極管的特性可以直接由上述的I-V特性表示。但在高頻下，考慮兩電容的作用。第51頁，共118頁，2023年，2月20日，星期五參數名公式中符號SPICE中符號單位SPICE中默認值飽和電流ISISA1.0E-14發射系數nN-1串聯體電阻RSRSΩ0渡越時間τTTTSec0零偏勢壘電容Cj0CJ0F0梯度因子mM-0.5PN結內建勢壘V0VJV1二極管模型參數對照表第52頁，共118頁，2023年，2月20日，星期五5.3.2二極管的噪聲模型所謂電子噪聲是指電子線路中某些元器件產生隨機起伏的電信號。這些信號一般是與電子（或其它載流子）的電擾動相聯系的。電子噪聲一般包括：熱噪聲（白噪聲）和半導體噪聲。半導體噪聲包括散(彈)粒噪聲、分配噪聲、閃爍噪聲（1/f噪聲）等。熱噪聲(thermalnoise,Johnsonnoise)：在導體中由于帶電粒子熱騷動而產生的隨機噪聲。熱噪聲具有連續頻譜，且當頻率低到其量子現象已不再能忽略后，可看成是白噪聲。散粒噪聲(shotnoise)：由于離散電荷的運動而形成電流的現象所引起的隨機噪聲。第53頁，共118頁，2023年，2月20日，星期五分配噪聲：注入基區的少數載流子在基區的復合是隨機的。從而使發射極電流IE

分配成IC

和IB

而得到的IC

也隨著基區載流子復合數量的變化而變化。這種變化引起的噪聲稱為分配噪聲。閃爍噪聲(flickernoise)：在電流流過的媒質中，由于該媒質的表面不規則性或其顆粒狀性質而導致的隨機噪聲。其電流噪聲譜密度大致與頻率倒數成正比例，故又稱1/f噪聲(1/fnoise)。第54頁，共118頁，2023年，2月20日，星期五閃爍（1/f）噪聲和散粒噪聲：KF和AF是噪聲系數二極管的噪聲模型熱噪聲：第55頁，共118頁，2023年，2月20日，星期五5.4雙極型晶體管及其SPICE模型雙極型晶體管模型：（1）Ebers-Moll（即EM）模型:最簡單的模型

——Ebers和Moll于1954年提出（2）Gummel-Poon（即GP）模型

——Gummel和Poon于1970年提出第56頁，共118頁，2023年，2月20日，星期五基本的EM模型：由兩個背靠背的二極管和兩個電流源組成。假設正反向電流相互獨立，在大注入時不適用。EM直流模型：

第57頁，共118頁，2023年，2月20日，星期五與二極管的電流-電壓方程相類似的兩個EM電流方程：兩個晶體管KVL和KCL方程：這四個獨立的方程描述了雙—極型晶體管的特性。其中IS、

αR、

αF和Vt

模是型參數，表示器件的特性，

IS—晶體管傳輸飽和電流；αR—為共基極大信號反向電流增益；αF—為共基極大信號正向電流增益；Vt—代表閾值電壓。第58頁，共118頁，2023年，2月20日，星期五雖然NPN晶體管常被設想為在兩個N溝層之間夾著一個P型區的對稱型三層結構。但與MOS器件不同的是：集電區與發射區這兩個電極不能互換。注意：第59頁，共118頁，2023年，2月20日，星期五改進的EM模型(EM2模型)改進的EM模型用了電荷控制觀點，考慮了電荷存儲效應，增加了電容Cbe、Cbc、Cjs；考慮了歐姆電阻，增加了發射極、基極和集電極串聯電阻。第60頁，共118頁，2023年，2月20日，星期五改進的EM模型由于電容及電阻，模型對晶體管直流特性的描述更精確，使飽和區及小信號下的直流特性更符合實際；也使交流和瞬態特性的表征更為完善，適用于大多數情況。但只是一階模擬的模型，仍存在著一些局限性。第61頁，共118頁，2023年，2月20日，星期五EM小信號等效電路gmF：正向區跨導rπ：輸入電阻r0：輸出電阻gmR：反向區跨導rμ：集電極-基極電阻Cμ：基極-集電極電容CCS

：集電極-襯底電容Cπ：發-基極等效電容第62頁，共118頁，2023年，2月20日，星期五雙極型晶體管的GP模型

GP模型對EM2模型作了以下幾方面的改進：（1）直流特性，反映了基區寬度調制效應，改善了輸出電導、電流增益和特征頻率。反映了共射極電流放大倍數β隨電流和電壓的變化。（2）交流特性，考慮了正向渡越時間τF隨集電極電流IC的變化，解決了在大注入條件下由于基區展寬效應使特征頻率fT和IC成反比的特性。（3）考慮了大注入效應，改善了高電平下的伏安特性（4）考慮了模型參數和溫度的關系（5）根據橫向和縱向雙極晶體管的不同，考慮了外延層電荷存儲引起的準飽和效應。第63頁，共118頁，2023年，2月20日，星期五

GP直流模型GP小信號模型GP小信號模型與EM小信號模型十分一致，只是小信號參數的值不同而已。第64頁，共118頁，2023年，2月20日，星期五5.5MOS場效應晶體管及其SPICE模型MOS管的理想電流方程分段表達式：MOS管的理想電流方程統一表達式：第65頁，共118頁，2023年，2月20日，星期五MOS管的結構尺寸縮小到亞微米范圍后，多維的物理效應和寄生效應使得對MOS管的模型描述帶來了困難。模型越復雜，模型參數越多，其模擬的精度越高。但高精度與模擬的效率相矛盾。依據不同需要，常將MOS模型分成不同級別。SPICE中提供了幾種MOS場效應管模型，并用變量LEVEL來指定所用的模型。LEVEL＝1MOS1模型

Shichman-Hodges模型LEVEL＝2MOS2模型二維解析模型LEVEL＝3MOS3模型半經驗短溝道模型LEVEL＝4MOS4模型

BSIM（Berkeleyshort-channelIGFETmodel）模型第66頁，共118頁，2023年，2月20日，星期五BSIM3模型的MOS管電流方程其中的一個表達式：第67頁，共118頁，2023年，2月20日，星期五5.5.2MOS1模型(Level=1)

MOS1模型是MOS晶體管的一階模型，描述了MOS管電流-電壓的平方率特性，它考慮了襯底調制效應和溝道長度調制效應。適用于精度要求不高的長溝道MOS晶體管。柵極源極漏極toxCbsCbdCgsCgdCgb第68頁，共118頁，2023年，2月20日，星期五（1）線性區（非飽和區）當VGS>VTH，VDS<VGS－VTH，MOS管工作在線性區。電流方程為：

KP－本征跨導參數；式中：LD－溝道橫向擴散長度；L0－版圖上幾何溝道長度，L0－2LD＝L為有效溝道長度；W－溝道寬度；λ－溝道長度調制系數；VTH－閾值電壓：MOS1模型器件工作特性第69頁，共118頁，2023年，2月20日，星期五（2）飽和區當VGS>VTH，VDS>VGS－VTH，MOS管工作在飽和區。電流方程為：（3）兩個襯底PN結兩個襯底結中的電流可用類似二極管的公式來模擬。MOS1模型器件工作特性第70頁，共118頁，2023年，2月20日，星期五當VBS>0時MOS1模型襯底PN結電流公式當VBS<0時當VBD<0時當VBD>0時第71頁，共118頁，2023年，2月20日，星期五5.5.2MOS2模型(Level=2)

二階模型所使用的等效電路和一階模型相同，但模型計算中考慮了各種二階效應對MOS器件漏電流及閾值電壓等特性的影響。這些二階效應包括：（1）溝道長度對閾值電壓的影響；（2）漏柵靜電反饋效應對閾值電壓的影響；（3）溝道寬度對閾值電壓的影響；（4）遷移率隨表面電場的變化；（5）溝道夾斷引起的溝道長度調制效應；（6）載流子漂移速度限制而引起的電流飽和效應；（7）弱反型導電。第72頁，共118頁，2023年，2月20日，星期五（1）短溝道對閾值電壓的影響溝道長度L的減少，使襯底耗盡層的體電荷對閾值電壓貢獻減少。MOS器件二階效應第73頁，共118頁，2023年，2月20日，星期五（1）短溝道對閾值電壓的影響體電荷的影響是由體效應閾值系數γ體現的，它的變化使V

TH變化。考慮了短溝效應后的體效應系數γS為：可見，當溝道長度L減小時閾值電壓降低，而溝道寬度W變窄時閾值電壓提高。MOS器件二階效應第74頁，共118頁，2023年，2月20日，星期五（1）短溝道對閾值電壓的影響MOS器件二階效應對于長溝道MOS管，影響不大。但是當溝道長度L<5后，VT降低是極其明顯的，如下圖所示。第75頁，共118頁，2023年，2月20日，星期五（1）短溝道對閾值電壓的影響MOS器件二階效應如果溝道太窄，即W太小，那么柵極的邊緣電場會引起Si襯底中的電離化，產生了附加的耗盡區，因而，增加了門限電壓，如圖所示。第76頁，共118頁，2023年，2月20日，星期五MOS器件二階效應（2）靜電反饋效應隨著VDS的增加，在漏區這一邊的耗盡層寬度會有所增加。第77頁，共118頁，2023年，2月20日，星期五（2）靜電反饋效應這時漏區和源區的耗盡層寬度WD和WS表達式分別為：上式中，，因此γS修正為：可見，由于VDS的增加而造成的WD增加，會使閾值電壓進一步下降。MOS器件二階效應第78頁，共118頁，2023年，2月20日，星期五（3）窄溝道效應實際的柵總有一部分要覆蓋在場氧化層上(溝道寬度以外)，因此場氧化層下也會引起耗盡電荷。當溝道寬度小于5um時，要考慮“邊緣”效應。MOS器件二階效應第79頁，共118頁，2023年，2月20日，星期五這部分電荷雖然很少，但當溝道寬度W很窄時，它在整個耗盡電荷中所占的比例將增大。與沒有“邊緣”效應時的情況相比較，柵電壓要加得較大才能使溝道反型。這時V

TH被修正為：MOS器件二階效應（3）窄溝道效應第80頁，共118頁，2023年，2月20日，星期五（4）遷移率修正在柵電壓增加時，表面遷移率率會有所下降。其經驗公式為：式中，μ0表面遷移率；

Ecrit為柵-溝道的臨界電場強度； Etra是橫向電場系數，它表示VDS對柵-溝道電場的影響； EEXP為遷移率下降的臨界指數系數。MOS器件二階效應第81頁，共118頁，2023年，2月20日，星期五（5）溝道長度調制效應當VDS增大時，MOS管的漏端溝道被夾斷并進入飽和，VDS進一步增大，該夾斷點向源區移動，從而使溝道的有效長度減小，這就是溝道長度調制效應。在考慮了溝道長度調制效應后，器件的有效溝道長度為：式中：MOS器件二階效應第82頁，共118頁，2023年，2月20日，星期五（5）溝道長度調制效應MOS器件二階效應第83頁，共118頁，2023年，2月20日，星期五（6）載流子有限漂移速度引起的電流飽和對于同樣的幾何尺寸比、同樣的工藝和偏置，短溝道器件比起長溝道器件來講飽和電流要小。在MOS2模型中，引入了參數νmax表示載流子的最大漂移速率，于是有：MOS器件二階效應第84頁，共118頁，2023年，2月20日，星期五（7）弱反型導電

MOSFET并不是一個理想的開關，實際上當VGS＜VTH時在表面處就有電子濃度，也就是當表面不是強反型時就存在電流。這個電流稱為弱反型電流或次開啟電流。SPICE2中定義一個新的閾值電壓VON，它標志著器件從弱反型進入強反型。當VGS＜VON時為弱反型，當VGS＞VON時，為強反型。新的閾值電壓VON表達式為：在弱反型導電時，漏源電流方程為：MOS器件二階效應第85頁，共118頁，2023年，2月20日，星期五MOS3模型(Level=3)

MOS3模型是一個半經驗模型，適用于短溝道器件，對于溝長2m的器件所得模擬結果很精確。在MOS3中考慮的器件二階效應如下：（1）漏源電壓引起的表面勢壘降低而使閾值電壓下降的靜電反饋效應；（2）短溝道效應和窄溝道效應對閾值電壓的影響；（3）載流子極限漂移速度引起的溝道電流飽和效應；（4）表面電場對載流子遷移率的影響。

MOS3模型參數大多與MOS2相同，但其閾值電壓、飽和電流、溝道調制效應和漏源電流表達式等都是半經驗公式，并引入了新的模型參數：η（EAT）、θ（THETA）和κ（KAPPA）。第86頁，共118頁，2023年，2月20日，星期五下面分別討論MOS3半經驗公式及這三個參數的意義：（1）閾值電壓的半經驗公式式中，η是模擬靜電反饋效應的經驗模型參數，

FS為短溝道效應的校正因子，

FN為窄溝道效應的校正因子。在MOS3中采用改進的梯形耗盡層模型，考慮了圓柱形電場分布的影響，如下頁圖所示。圖中Wc為圓柱結耗盡層寬度；

Wp為平面結耗盡層寬度。第87頁，共118頁，2023年，2月20日，星期五下面分別討論MOS3半經驗公式及這三個參數的意義：（1）閾值電壓的半經驗公式梯形耗盡層模型第88頁，共118頁，2023年，2月20日，星期五下面分別討論MOS3半經驗公式及這三個參數的意義：（1）閾值電壓的半經驗公式雜質橫向擴散示意圖柱面平面球面xJxJScSc橫向擴展寬度=0.8xj立體圖剖面圖第89頁，共118頁，2023年，2月20日，星期五（2）表面遷移率調制表示遷移率和柵電場關系的經驗公式為：式中經驗模型參數θ稱為遷移率調制系數。（3）溝道長度調制減小量的半經驗公式當VDS大于VDSAT時，載流子速度飽和點的位置逐漸移向源區，造成溝道長度調制效應。溝道長度的減小量ΔL為：上式中，EP為夾斷點處的橫向電場，κ為飽和電場系數。第90頁，共118頁，2023年，2月20日，星期五MOS電容主要包括柵極對襯底的電容CGB，源極對襯底的結電容CBS，漏極對襯底之間的結電容CBD。結電容由底部勢壘面積電容和側壁勢壘周界電容兩部分組成。MOS電容模型源擴散區面積漏擴散區面積多晶硅漏擴散區源擴散區W

b襯底俯視圖CjpCjpCjpCjp第91頁，共118頁，2023年，2月20日，星期五MOS電容的基本計算公式結電容CBS和CBDMOS柵極電容其中ox=0.i=3.9×8.854×10-14F/cm其中Cja是每um2的結電容，Cjp是每um的周界電容N型器件P型器件Cja1×10-4pF/um21×10-4pF/um2Cjp9×10-4pF/um9×10-4pF/um第92頁，共118頁，2023年，2月20日，星期五3）PN結電容結電容由底部勢壘電容和側壁勢壘電容兩部分組成：MOS電容的模型式中，Cjo為單位底部面積零偏壓時結電容；

Cjswo為單位側壁長度零偏壓時結電容；

AS，AD分別為源結和漏結底部電容面積；

PS，PD

P，P分別為源結和漏結側壁電容周長； mj為底部電容梯度因子；msw為側壁電容梯度因子；

V為結電勢。 第93頁，共118頁，2023年，2月20日，星期五（2）柵電容柵電容CGB，CGS，CGD包括隨偏壓變化及不隨偏壓變化兩部分：CGB＝CGB1＋CGB2

CGS＝CGS1＋CGS2

CGD＝CGD1＋CGD2其中不隨偏壓而變的部分是柵極與源區、漏區的交疊氧化層電容以及柵與襯底間的交疊氧化層電容(在場氧化層上)，即：CGB2＝CGB0L CGS2＝CGS0W CGD2＝CGD0WMOS電容的模型式中CGB0為每單位溝道長度的柵—襯底交疊電容；

CGS0、CGD0為每單位溝道寬度的柵極和柵漏交疊電容。第94頁，共118頁，2023年，2月20日，星期五隨偏壓而變的柵電容是柵氧化層電容與空間電荷區電容相串聯的部分。列出了不同工作區柵電容的變化如下：工作區CGB1CGS1CGD1截止區COXWLeff00非飽和區0COXWLeff/2COXWLeff/2飽和區0(2/3)COXWLeff0不同工作區的柵電容4）柵電容MOS電容的模型第95頁，共118頁，2023年，2月20日，星期五漏區和源區的串聯電阻會嚴重地影響MOS管的電學特性，串聯電阻的存在使加在漏源區的有效電壓會小于加在外部端口處的電壓。SPICE2等效電路中插入了兩個電阻rD和rS，它們的值可在模型語句：“．MODEL”中給定，也可通過MOSFET中的NRD和NRS來確定。rD＝RshNRD

rS＝RshNRS

式中，Rsh－漏擴散區和源擴散區薄層方塊電阻；NRD—漏擴散區等效的方塊數；NRS—源擴散區等效的方塊數。5)串聯電阻對MOS器件的影響

第96頁，共118頁，2023年，2月20日，星期五熱噪聲(thermalnoise)是由溝道內載流子的無規則熱運動造成的，通過溝道電阻生成熱噪聲電壓veg(T，t)，其等效電壓值可近似表達為：式中，Df為所研究的頻帶寬度,T是絕對溫度.設MOS模擬電路工作在飽和區,gm可寫為：所以， ， 結論：增加MOS的柵寬和偏置電流，可減小器件的熱噪聲。5.4.6MOSFET的噪聲(P67)第97頁，共118頁，2023年，2月20日，星期五閃爍噪聲(flickernoise，1/f-noise)是由溝道處SiO2與Si界面上電子的充放電而引起。其等效電壓值可表達為：式中，K2是一個系數，典型值為31024V2F/Hz；因為1，所以閃爍噪聲被稱之為1/f噪聲。電路設計時，增加柵寬W，可降低閃爍噪聲。兩點說明：1.有源器件的噪聲特性對于小信號放大器和振蕩器等模擬電路的設計是至關重要的；2.所有FET(MOSFET,MESFET等)的1/f噪聲都高出相應的BJT的1/f噪聲約10倍。這一特征在考慮振蕩器電路方案時必須要給予重視。第98頁，共118頁，2023年，2月20日，星期五5.5.3短溝道MOS場效應管BSIM3模型(Level=49)

MOS4模型，即是BSIM（Berkeleyshort-channelIGFETmodel）模型是由美國柏克利大學于1984年開發的，專門為短溝道MOS場效應晶體管而研制的模型。該模型是在物理基礎上建立的，模型參數由工藝文件經模型參數提取程序自動產生。該模型適用于數字電路和模擬電路，精度高(有效溝道在1um時)，運行時間短。現已發表了BSIM1、BSIM2和BSIM3三種模型，但目前多數MOS工藝用BSIM3模型。BSIM1、BSIM2模型集中解決模型的精度與公式簡化；BSIM3模型從物理機制解決模型參數與器件特性的關系。第99頁，共118頁，2023年，2月20日，星期五5.5短溝道MOS場效應管BSIM3模型(Level=49)

（1）短溝和窄溝對閾值電壓的影響；（2）橫向和縱向的非均勻摻雜；（3）垂直場引起的載流子遷移率下降；（4）體效應；（5）載流子速度飽和效應；（6）漏感應引起位壘下降；（7）溝道長度調制效應；（8）襯底電流引起的體效應；（9）次開啟導電問題；（10）漏／源寄生電阻。在BSIM3模型中考慮了下列效應：第100頁，共118頁，2023年，2月20日，星期五67個DC參數13個AC和電容參數2個NQS模型參數10個溫度參數11個W和L參數4個邊界參數4個工藝參數8個噪聲模型參數47二極管,耗盡層電容和電阻參數8個平滑函數參數(在3.0版本中)共有166(174)個參數!在BSIM3模型中包括了下列參數：第101頁，共118頁，2023年，2月20日，星期五閾值電壓（1）垂直方向非均勻摻雜

（2）橫向非均勻摻雜φ式中，表面反型電勢φS=2φF， K1、K2分別為一階、二階體效應系數。第102頁，共118頁，2023年，2月20日，星期五閾值電壓（3）短溝道效應式中ΔVTH是由于短溝效應而引起的閾值電降，它是通過沿溝道求解二維泊松方程得到：其中θ是短溝效應系數； VSO是襯底與源極之間PN結的內建電勢。第103頁，共118頁，2023年，2月20日，星期五閾值電壓（4）窄溝道效應式中，K3為窄寬度效應系數； K3B為窄寬度效應系數體效應因子；

WO為窄寬度效應參數；

W`eff為有效的溝道寬度。第104頁，共118頁，2023年，2月20日，星期五一個好的表面遷移率模型對于MOSFET模型的精度是致關重要的。一般講，遷移率與很多工藝參數及偏置條件有關。BSIM3中所提供的遷移率公式是：遷移率式中，μO為低場遷移率；

UA為一階遷移率下降系數；

UB為二階遷移率下降系數；

UC為體