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通信與信息工程學院通信工程學生姓名班級學號外文出處

IEEEJournals&Magazines附件：1.外文資料翻譯文；2.文原文指導教師評價：．翻譯內容與課題的結合度：□優□良□中□差．翻譯內容的準確、流暢：□優□良□中□差．專業詞匯翻譯的準確性：□優□良□中□差4．翻譯字數是否符合規定要求：□符合□不符合指導教師簽名：朱洪波年4月17日高速數據集系統的設張俊杰，章鳳一，葉家駿（上海大學特種光纖和光纖接入教育部重點實驗室部，上海200072）\摘：為足雷達信號采集的要求，設計了一種基于PCI總線的12bit100MS/的數據采集系統。該系統可實現6GB數的實時采集存儲。可編程邏輯器件控制數據收集，存儲和傳輸使主式的數傳輸傳輸速率達到字/秒兆的模擬信號）收集到的信號的信噪比可以達到dB。關詞控器;可編程器件抖。1.總隨著通信，雷達等領域的快速發展，所需處理模擬信號的帶寬和動態范圍也越來越大，DAC采速度和精度要求越來越高。高速度和高精度的數據收集所需的儲器帶寬變得越來越大，因此，如何提高數據存儲器帶寬已經成為高速數據采集系統設計的瓶頸之一。雷達系統的數據采集系統時鐘采樣頻率要求是至少100兆赫，對至少位DAC分。而現有的計算機系統滿足不了雷達系統的實時傳輸的要求達信號的有用信息只占其中一小部分。如圖1因此，只要將有用信息采集和儲存，則可實現雷達信號樣本實時存儲。圖根據雷達信號采集和存儲的特性，本文設計一個MS/s的數據采集系統。該統采用了PCI總線連接到計算機，數據采集系統利用板卡大容量信息對有用信息進行實時處理，數據采集由系統外部出發信號控制。2.數采卡框整個采集系統分為以下四個部分信號調制部分脈處理模塊緩模塊，數據傳輸和觸發模塊。如圖2所。圖2.1模信調模擬信號的調制包括：模擬信號前放，信號數控增益，單端轉差分布。模模擬信號前置運放采用實輸入信號的阻抗匹配及信的低通濾波一個雷達系統中不的雷達站收集掃描目標的雷達信號振幅是不同的，并且為了提高采集系統的信噪比，應使ADC的擬輸入信號的幅接近滿幅以一個壓控增益運算放大器AD603芯加前置運算放大器之后，以調節ADC輸入信號的范圍。電壓控制AD603的益片的模擬帶寬在MHz時，益范圍-dB一dB。由一片位DAC芯片產生壓控芯片的的增益電壓，DAC的片選擇MAX503MAXIM公出品，芯片數字輸入由控和產生。數據采集系統的ADC是由AD公司12位兆赫的芯片模擬信號為45MHz仍然具有dB的信噪比該ADC模信號為差分輸入差,從壓控增益芯片輸出的模擬信號經過單端轉差分芯片AD8138連到ADC芯上，從ADC輸的12bit數字信號直接連接到FPGA片上。2.2時鐘塊為了增加所述采集系統的靈活性和通用性，該ADC采樣時鐘芯片可以是從外部時鐘，也可以從內部時鐘。采樣時鐘的選擇由板卡跳線器決定。外部時鐘通過MA連器連接到電路板上，外部時鐘信號為電，由于ADC的樣時鐘需要平，因此，外部時鐘時鐘由PECL電平轉換芯片MClOELl6連接到時鐘選擇模塊。的部鐘是由該系統的數控時鐘模塊生產。時模塊選擇頻率合成器是NC。時鐘輸出的范圍在兆赫至兆之間，用于輸信號，可直接連接到ADC的樣時鐘。該頻率合成器的時鐘輸出可被芯片的位數字信號控制精調節輸出時鐘精度至1兆茲數字信號由FPGA控。在數據采集系統中，特別是在高速數據采集系統，該時鐘是一個非常重要的信號不同時鐘抖動差較大當集系統的輸入模擬信號帶寬較大時在計算采集系統的信噪比時鐘抖動不能被忽略。量化噪聲的因素也需要考慮，位的，當輸入信號的頻率為MHz時信噪比和采樣時抖動曲線如圖3示橫標為對采樣時鐘抖動，y坐為采集系統的信噪比。從圖3中以出，為使ADC的集系統的信噪比大于50，采樣時鐘抖動必須控制在10ps以，否則，在所造成的外部時鐘動會降低的能。本系統中采用片，輸出時鐘抖動峰最大值為，時鐘抖動均方根為10左右滿足系統的設計要求。如果要使用外部時鐘，必須選擇具有低抖動外部時鐘源。圖2.3高數緩模塊高速ADC數據存儲由司生產的Cyclone芯控。如圖的邏輯結構數據采集系統使用MICRON公的片MT48LC4M16A2SDRAM并作為系統的片上存儲器。并聯SDRAM內位寬為32位16的量MHz的時鐘頻率。比的芯片的SDRAM的片具有更高的工作速度，容量更大，為系統提供了設計的靈活性。為了改善的SDRAM的輸帶寬SDRAM控器突發長度length)為，個突發長度是除整頁的讀寫的最大突發長度。從高速12位ADC過來100MHz的號在觸發使能信號有效時由寫控制模塊把ADC數流的位寬擴展l倍擴展后的比特采樣數據寫FIF0中當存儲器讀控模塊檢測到在存儲數據深度得到大于8時從剩余的FIFO8個24bit位數據讀出，并使用（WB總將據傳送到SDRAM制器，由SDRAM控器把該數據寫入外部的芯然部芯的數據總線寬度為位實使用只有位就是理論上的SDRAM總傳輸帶寬為300MB秒。考慮到SDRAM的新和突發傳輸開銷，實際上可以實現200MB/，而ADC的樣數據傳輸帶寬為150MB/，因此，這足以滿足制器實時采樣數據存儲。存FIF0的容量為KB24位SDRAM操作包括SDRAM的新讀和寫入操作，由于從存儲控制模塊輸出的數據沒有被存儲在實時的SDRAM中所以使用存FIFO完的數據存儲速度匹配和數據存儲在FPGA片中暫存。存儲器讀控模塊負責向SDRAM控器發起突發寫操作，由于控制器采用突發傳輸操作，所以每次控制模塊必須向SDRAM存器發送一塊16個樣據），這需要傳的數據的量必須16的數，也符合實際需求。為了提高WB寫總線的傳輸性能，存儲器讀控制模塊一次檢測到在存FIFO中數據的存儲量大于或等于一個塊，啟動B總線操作。在整個數據采集系統SDRAM以形式存儲采樣數據，提高了使用的S的率，簡化了系統的邏輯設計。2.4數傳和發模使用AMCC司的PCI主控器件s5933輸采樣數據到計算機的內存中。是種特殊的功能非常強大的，靈活運用總線的控制器芯片。它完全符合PCI局總線規范不僅可以做線從設備并且可以做總主設備進行數據傳輸。擁有三個接口：PCI總接口，ADDON總線接口和外部參配置界面。PCI總接口和連接到該PCI總的計算機的插槽相連。計機與用戶端可以通過ADDON總接口的FIF0通THRU通進行相互通信總通過使用PATH.THRU渠實現和客戶信息的交互客戶端利用FIFO道把本地存儲數據通過計算機的線傳遞到計算機內存中計機使用的PASSTRU操控制FPGA的部寄存器。當計算機發出的PCI地址落在PASSTHRU定的某個區中時，過PTATN的—TRU控制及譯碼邏輯發請求PATH控制與譯碼邏輯根據PTADR信號判斷本次操作是讀作還是寫操作，利用PTADR信號獲本次—THRU操的地址信息(該地址存放在s5933的PATH—TRU地寄存器內部FPGA使PATH-THRU地址信息對應的解碼操作，選通內部不同的寄存器：根據計算機收集到的模擬信號最大數值，通過數控增DAC寄器使ADC的擬信號輸入是接近全振幅。通過ADC采時鐘寄存器設定采時鐘工作（如果使用內部時鐘頻率）。（3設置需收數據的總量：數據總量為的寄存器，足以滿足現有的雷達系統的需要，總數據寄存器必須是16的數。通過模式配置寄存器設置ADC高速數采集系統的操作模式：設置ADC的部觸發信號觸發模式（電平觸發或邊沿觸發），設置A采信號的軟件觸發或硬件觸發（即外部觸發），可以控制ADC采樣。設置觸發延遲時間：雷達系統的采樣時間觸發延時可以通過寄存器進行設置根據觸發模塊觸發條件樣的數據量和單次觸發采樣數量產生觸發使能信號信號相當于存寫能信號。計算機使用PCI主塊FIF0通實現采樣數據到計算機內存的自動傳輸。內的FIF0道寫操作由完操由內部控制器完成旦測到S5933WRFULL信號信滿信號是效的或主塊寫道不滿時則從非空傳雙時鐘FIFO讀數據，并寫入到的PI模塊的寫的據通道高速緩存塊數記錄SDRAM控器面有多少數據塊要發送，在寫入數據的一個塊中，SDRAM的速緩存塊數上升讀取從SDRAM數的一個塊速緩塊是減去。傳雙時鐘FIFO的控制由傳讀控制邏輯完成。傳讀控制邏輯，傳雙時鐘FIFO的控制由傳讀控制邏輯完成。傳讀控制邏輯只有在采集數據沒有傳輸完畢且傳雙時鐘FIF0非時，才啟動wb讀線作，從SDRAM緩區讀取一個據塊并把該數據塊寫入傳雙時鐘中。總線仲裁模塊實現wb寫總線與讀線的仲裁，其采用固定優先級的方式，寫線的優先級比wb讀線的優先級高，保證采樣數據的實時本地存儲。3.軟設為了提高數據傳輸速率，并降低了PU源占用，數據采集是通過使用PCI主動控制方式來實現數據到計算機內存的傳輸于S5933芯單次傳輸數據的最大數量所以如果你想連續發送大于MB的據，則需要多次啟動主模式數據傳輸。在數據傳輸的過程中，不行過程控制。軟件首先執行總掃描，獲得芯片占用配置的空間地址，然后向操作系統申請用于收集數據被傳遞到計算機的存儲器的物理空間，并且將該地址映射到s5933PCI主備的物理空間。然后軟件配置S5933芯內寄存器，包括DMA輸數據量和總傳特性等寄存器，并且可以使s5933PCI主操作。S5933待FPGA發采集數據，如果S5933內寫芯片的通道不為空，則發起總線操作把數據傳遞到計算機內存中根據實際雷達需求通過s5933的作對FPGA內相關寄存器進行配置置據采集系統相關參數觸發使能FPGA數。雷達信號的數據采集和存儲由硬件自動完成，當采樣數據到達S5933單數據傳輸量時，S5933計算機申請一個中斷軟件在中斷處理程序完取樣數據的讀取和庫存操作并且對采樣的數據進行了相應的處理，例如變換。在計算機進行多次DMA數傳輸參數設置期間，數據采集卡的大容量的高速緩存以確保樣本數據存儲的無損失。性能析測試在本文中，數據采集系統的采樣頻率為兆到兆赫，可以動態地按1兆Hz步進行調整。采集系統來支持多個外部觸發模式，外部觸發方式由可編程邏輯器件動態設計。板卡內置的32內儲器決定了有用信息的采集時間，在采樣頻率100赫時，有用信息獲取時間可以達到該采集系統可實時傳輸的數據量受可編程邏輯器件寄存器的大小的和計算機內存的大小限制，該系統采用了位存器，能夠傳輸的數據理論總量為2個樣點，即GB。設計的數據采集系統經過測試PCI傳速度是60/s（多次DMA數傳輸），在兆赫的工作率下為了實現雷達信息的實時采集達統的掃描周期與有用信息采集時間之比應該大于本統涉及的雷達有用信息采樣時間為μs雷達掃描周期為us因此，在本文中，高速數據采集系能夠滿足雷達系統的實時存儲和傳輸的需求。測試表明系信噪比超過分兆的模擬信號達統能夠滿足需求的性能。.束在本文中根據雷達信號的特性完成高速數據采集系統的設計系統可以完成實時雷達信號的采集和存儲，該系統的性達到了雷達的需求。由于采用可編程邏輯器件，所以該系統能夠滿足其他場合的需要。參文[1]張蘊玉、王元祥、胡修林．高速數據采集系統中的存儲瓶頸問題及其解決[J]．微計算機應用2007，28(6)：613．[2]張杰崇尉悅等速數據采集系統時鐘抖動研究[J]中國科學術大學學報2005227231．[3]DaltND．onJitterRequirementsoftheSamplingforAnalog-t0-DigitalConveners[J]．oncircuitsandsystems2002，：1354-1360．[4]陳燕，王東輝·張鐵軍，等．基于WISHBONE的可兼容存儲器控制器設計[J]·計算機工程，2006，：240-242．[5]張，劉寄，伍衛華·基于的高速數據采集卡控制設計[．重慶大學學報，，：69—73．ZhangYiYeJun(Specialopticalandtotheministryoflaboratoryofuniversity,Shanghai200072)t:

totherequirementsofsignalacquisition,designabit100collectionsystemPCIsystemcanrealize6GBofdatareal-timecollectionlogictotransmission.PCIusingmode,ratereached60MB/s,theratiotheat55dBMHzKeywordsthePCIcontroller;Programmabledevice;jitter.SummarizeWiththerapidofcommunication,andotherdealwithbandwidthanddynamicrangeismoretheDACprecisiondemandishigherhigher.speedprecisionthebecomingandmoretherefore,howimprovedatabandwidthacquisitiondesign.systemofdataacquisitionclockfrequencyisMHZ,foratleast10bitDACfrequency.WhilethetherequirementofthetransmissionofButradarsignalmakeonlypartthem.Asin1,therefore,longcollectionandstorageusefulcanrealizethereal-timeradarsignal1Accordingtotheofradarsignalcollectionstorage,dataacquisitionThethePCIarethelargecapacityacquisitionbythecardinformationusefulforinformationacquisitionsignalcardThecollectionsystemisdividedintothefollowingfourparts:Partanalogclockmodule,Datamodule.Asshownfigure2.22.1signalmodulationAnalogbeforetheanalogsignalcontrolanddistribution.preinputsignalofrealizedusingAD9631low-passfilteringsignal.Inradarsystem,scanningtargetanddifferentradarsignaldifferent,inorderthesignal-to-noiseratioofacquisitionmakethesimulationofADCsignalamplitudeistofullSoaftervoltage-controlledgainamplifierAD603therangeofADCinputVoltagecontrolledgainunder90MHz,itsscopeofgain-11dB30dB.Thecontrolofchipisbya8bitDAC,DACselectMAX503MAXIMthedigitalinputisproducedbytheFPGAcontrolandchips.acquisitionsystemoftheADC12bit100MHzofADsignal45MHzaratioofADCsignalfordifferentialinput,thevoltagecontrolledgainsingle-endedanalogsignalsdifferencechipconnectedtoADCchip,bitADCdigitalconnected2.2IntoacquisitionthesamplingclockchipbefromfromtheinternalchoiceofthesamplingclockistheboardwireThroughSMAconnectorisconnectedtotheexternaltheexternalsignalintoADCsamplingneedtothereforetheexternalclockbylevelconversionMClOELl6connectedtotheTheADCinternalclockproducedbymoduleofthesystem.NCclockThedeviceclockthe25MHz400forPECL,bedirectlyconnectedtoADCsamplingclock.Theofsynthesizer11digitalcanaccuratetoadjustoutputclockprecisionlMHz.11signaldataacquisitionsystem,insystem,clockaveryimportantletter.Differentclockjitterlarge.inputbandwidthisjittersignal-to-noiseratioofthesystembeThequantizationnoiseintoconsideration"1,rightInthe12bitADC,theisMHz,signal-to-noiseclockin3,theofclockycoordinateforthesignal-to-noiseofthebefigure3,toADCsystemtonoiseratiogreaterthanclockmustwithinps,losstheexternalwilltheperformanceoftheinthisclockjitterpeakmaximum25ps,jitterRMS10meetsofIfwantusetheexternallowofclock32.3HighspeeddatamoduleADCstorageisaCycloneFPGAcontrol.Logicalinfigure4DatasystemMT48LC4M16A2SDRAM2upasaofmemory.ParallelSDRAMwideis32bit,ofMB,theclockfrequencyofMHz.SRAMchipSDRAMhavehigherworkingspeed,providesflexibilityforsystemInordertransmissionbandwidthSDRAM,thebreakinglengthofSDRAMcontroller(burstlength)Theburstintothefullpageread/writetheburstbitADCcomeMHztriggersignalwrittendepositoftheADCdataflowcontrolextendtheltimes,extendedbitsamplingdatatosavememorycontroldetectsthattheinFIF0getsreadtheremainingFIFOand24bitwishbone(wb)14busdatatransfertotheSDRAMbythedatatotheSDRAMSDRAMAlthoughchipbuswidthis32bit,theuseofonly24bit,SDRAMbusMB/s.refreshoverhead,actuallycan200MB/s,andADCsamplingdatabandwidthisMB/s,istosatisfyreal-timesamplingdataSDRAMcapacityof2widebit.actionsincludeSDRAMrefresh,readandoperations,storagemoduleoutputisstoredinreal-timeSDRAM,FIF0completespeedandwithintheFPGAcontrolmoduleisresponsibleforSDRAMcontrollerbywrites,SDRAMcontrolleradoptsburstsomodulemusttransmittedtoSDRAMasamplingdata(16),ThisrequiresADCtransfertheamountdatathatbeinof16,alsotoactualInordertoperformanceofwboncemodulestoragedatainthegreaterthanequaltoblock,startthebusInentiredatasystem,SDRAMisstoredintheformofsamplingefficiencyoftheuseofSDRAM,simplifieslogicof2.4andtriggerAMCCcompanys5933PCIdevicesthekindoffunctionisstrong,flexiblePCIcontrollerchip.ItthePCIlocalbusspecificationl,candobusdevice,andcanbusmasterfortransmission.threebusADDONandexternalNVRAMThePCIbusandconnectedPCIbususertheADDONbusinterfaceofFIF0PATHTHRUtocommunicatewithbusbyusingTHRUClientFIFOthroughbusmemory.s5933PASS.TRUoperationcontrolofFPGAputerPCIaddressTHRUdefineazone,s5933tothePATHofFPGA-TRUanddecodinglogiccontrolPATH-TRUanddecodinglogictodeterminetheoperatingPATH-signalsTRUorwriteoperation,obtainPATH-THRUoperatingaddressstoredins5933-TRUregisters).FPGAPATH-THRUaddressforthedifferentregisters.s5933PASS.TRUoperationcontrolofFPGAputerPCIaddressTHRUdefineazone,s5933tothePATHofFPGA-TRUanddecodinglogiccontrolPATH-TRUanddecodinglogictodeterminetheoperatingPATH-signalsTRUorwriteoperation,obtainthePATH-THRUoperatingaddressaddressstoredins5933-TRUregisters).FPGAPATH-THRUaddressforthedifferentregisters.tosignalscollected,throughncgainDACregisterADCinputinputisfullamplitude.theADCsamplingclockADCclock(ifclockfrequency.setADCgatheramountofdatavolumefor32-bitregisters,needsoftheexistingtotaldataregistersmustmultipleof16.theconfigurationsettingtheoftheADChigh-speeddatasystem:settheADCexternalsignalmode(leveltriggerADCsamplingsignalstriggertrigger(thattheexternaltrigger),cancontroltheADCsampling.setsthedelayperiod:radarsystemtriggerdelayofsamplingtimebesettheTriggeraccordingtriggercondition,amountandtriggersamplingtheequivalentFIF0writeenablemainmoduleFIF0automaticsamplingdatatheS5933FIF0withinwriteoperationsperformedFPGA,thereadoperationbycontrollerOncedetectedWRFULLtranscriptionmodule(F1F0channelfullinvalid,ormodulechannelsisnotfull,theclocktheairborne,andthewrittenmainFIFOwrittenCacherecordSDRAMcontrollerinsidehowbetransmitted,inatheSDRAMblocknumberl,adatafromSDRAM,l.Doublecapacityof2ratedatabufferimplementation,readingandwriting.PreachdualclockFIFOwritecontrolreadcontrollogic.readonlyintocompletelogicclockisfullwbbusadatabufferanddataintothedualWishbonebusarbitrationmodulewbanditwithpriority,busprioritythanreadpriority,guaranteethereal-timesamplingdesignIntoimprovetransmissionandreducingthenumberofresources,wayofdatatheHoweverbecauses5933singlemaximumamountdatatransferredsoifyouisthanofthenthemainforInprocessofdatatransmission,doesnotcarrycontrol.Softwarebusfirst,obtainPCIspaceandapplytosystemforgatheringphysicalmemory,addressistophysicalspacedevices.ThensoftwareconfigurationS5933internalregisters,includingtheDMAtransferdataamountandPCIcharacteristicsasandmakes5933PCIwaitingforFPGAsendifs5933writenotarelaunchingbusoperationpassthetoTRUtotherequirementsofradaroperationonFPGArelatedconfiguration,setofdataandmakeFPGAdatacollection.Radarsignaldataacquisitionandofthesamplingreachess5933datatransmissionamount,aninterruptforcomputer.Softwareintheandinventoryoperations,datacarryontheprocessing,suchastransformation.IntheduringtheformultipleDMAtransmission,datacardlarge-capacityensurethesampledatawithoutlossofstorage.Performanceandt