電工電子實驗(二)_第1頁
電工電子實驗(二)_第2頁
電工電子實驗(二)_第3頁
電工電子實驗(二)_第4頁
電工電子實驗(二)_第5頁
已閱讀5頁，還剩23頁未讀， 繼續免費閱讀

下載本文檔

版權說明：本文檔由用戶提供并上傳，收益歸屬內容提供方，若內容存在侵權，請進行舉報或認領

文檔簡介

觸發器實驗的講課課件主要授課內容：二、D觸發器的應用舉例三、實驗內容介紹一、觸發器的學習要點一、觸發器的學習要點1、觸發器功能：

可記憶一位二進制數。2、基本RSFF3、常用觸發器：

DFF（維持—

阻塞DFF）

負邊沿JKFF

基本RSFF特征方程：(重點)功能表：DFF（維持—

阻塞DFF）特征方程：（或次態方程）

Qn+1=[D]?CP↑式中：“CP↑”表示FF狀態的變化發生在CP的上升沿。功能表：二、D觸發器的應用舉例:例一:二分頻電路(DFF處于計數狀態)例二:用DFF接成2位二進制加法計數器Q1Q2例三:用DFF接成2位二進制減法計數器三、實驗內容介紹3bit可控延遲電路:

設計一個3比特可控延時電路，該電路有一個時鐘信號CP，一個串行輸入信號F1，一個串行輸出信號F2，F1和F2均與時鐘信號CP同步，另有2個控制信號K2和K1。對該電路的邏輯功能要求是：1)當K2K1＝00時，F2＝F1，F2與F1無延時；2)當K2K1＝01時，F2比F1延遲一個時鐘周期；3)當K2K1＝10時，F2比F1延遲兩個時鐘周期；4)當K2K1＝11時，F2比F1延遲三個時鐘周期。3bit可控延遲電路的電路模型:①用3個DFF實現移位寄存器設計思路：移位寄存器+數據選擇器②用電子開關實現1bit、2bit、3bit延遲。最終實現3bit可控延遲器：序列信號有74161的Qcc產生：對所設計的電路進行管腳編號對電路進行管腳標號：畫出預測波形：思考題：1、選擇題（1）觸發器沒有空翻（沒有空翻，有空翻）；觸發器可用于設計計數器和移位寄存器（鎖存數據，設計計數器和移位寄存器）；觸發器的觸發方式邊沿觸發（邊沿觸發，電平觸發）。（2）鎖存器有空翻（沒有空翻，有空翻）；鎖存器可用于鎖存數據（鎖存數據，設計計數器和移位寄存器）；鎖存器的觸發方式電平觸發（邊沿觸發，電平觸發）。（3）CMOSFF的輸入端在使用時，多余的輸入端不可以懸空（不可以懸空，可以懸空）。對于與非門多余的輸入端接高電平（接高電平，接地），對于或非門多余輸入接地（接高電平，接地）。解：特征方程為：討論：A=0時，翻轉；A=1時，保持。2、已知觸發器電路及其輸入波形如下圖所示，作Q端的波形。3、用DFF接成2位二進制加法計數器Q1Q24、用DFF接成2位二進制減法計數器5、用JKFF和異或門構成的異步可逆計數器。X=0：（1）二位異步二進制加法計數器；X=1：（2）二位異步減法計數器。6、用DFF和異或門構成的異步可逆計數器。X=0：（1）二位異步二進制減法計數器；X=1：（2）二位異步加法計數器。7、4bit可控延遲電路:8、5bit可控延遲電路:9、根據下圖給出CP、F1和F2的波形，請設計

溫馨提示

  • 1. 本站所有資源如無特殊說明，都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請下載最新的WinRAR軟件解壓。
  • 2. 本站的文檔不包含任何第三方提供的附件圖紙等，如果需要附件，請聯系上傳者。文件的所有權益歸上傳用戶所有。
  • 3. 本站RAR壓縮包中若帶圖紙，網頁內容里面會有圖紙預覽，若沒有圖紙預覽就沒有圖紙。
  • 4. 未經權益所有人同意不得將文件中的內容挪作商業或盈利用途。
  • 5. 人人文庫網僅提供信息存儲空間，僅對用戶上傳內容的表現方式做保護處理，對用戶上傳分享的文檔內容本身不做任何修改或編輯，并不能對任何下載內容負責。
  • 6. 下載文件中如有侵權或不適當內容，請與我們聯系，我們立即糾正。
  • 7. 本站不保證下載資源的準確性、安全性和完整性, 同時也不承擔用戶因使用這些下載資源對自己和他人造成任何形式的傷害或損失。

評論

0/150

提交評論