2010年7月DDS信號發生器的設計設計題目

采用DDS技術設計一個信號發生器

設計要求如下：（1）具有產生正弦波、方波和三角波3種周期性波形；（2）輸出信號頻率范圍10Hz~5MHz，頻率步進間隔≤1Hz；（3）輸出信號幅值范圍0~10V（峰—峰值），波形幅值和偏移量可調；（4）具有穩幅輸出功能，當負載變化時，輸出電壓幅度變化不大于±3%（負載電阻變化范圍：50Ω~∞）；（5）具有顯示輸出波形類型、重復頻率等功能。

將2π切割成2N等份作為最小量化單位，從而得到△θ的數字量M為：直接數字頻率合成的原理

用頻率為fclk的基準時鐘對正弦信號進行抽樣

當M取1時，可以得到輸出信號的最小頻率步進為

由于正弦函數為非線性函數，很難實時計算，一般通過查表的方法來快速獲得函數值。直接數字頻率合成的原理

DDS正弦信號發生器原理框圖

直接數字頻率合成的原理

專用DDS集成芯片——AD9850

專用DDS集成芯片——AD9850

正弦信號的輸出頻率與頻率控制字之間的關系由下式確定：fCLKIN為AD9850外部輸入的參考時鐘，最高頻率為125MHz。M為4字節的頻率控制字，就是W1~W4。

問題：如要產生50Hz的正弦波，計算4字節的頻率字。AD9850實現的DDS信號發生器硬件電路設計LT6600-10內部還有一全差分放大器，通過改變R4和R5的阻值可獲得不同的放大倍數。

當R4和R5取相同阻值時，內部差分放大器的增益為402Ω/R4

AD9850實現的DDS信號發生器硬件電路設計

LT6600-10為單片集成開關電容低通濾波器，截止頻率為10MHz。從LT6600-10輸入和輸出信號波形比較：AD9850實現的DDS信號發生器硬件電路設計AD9850控制字傳送時序圖

W0為相位控制字，W1~W4為32位頻率字AD9850實現的DDS信號發生器程序設計AD9850實現的DDS信號發生器程序設計SEND： CLR W_CLK CLR FQ_UD MOV R0，#38H MOV R7，#05HSEND0：MOV R6，#08H

MOV A，@R0SEND1： RRC A MOV DIN，C SETB W_CLK CLR W_CLK DJNZ R6，SEND1 DEC R0 DJNZ R7，SEND0 SETB FQ_UD NOP NOP NOP NOP CLR FQ_UD RET1方案設計

單片機+FPGA實現的DDS信號發生器單片機子系統的軟硬件設計單片機子系統硬件設計

單片機子系統軟件設計

DDS子系統設計

高速D/A轉換電路設計

FPGA內部邏輯設計

模擬子系統設計

濾波器的設計

信號放大電路的設計

驅動電路的設計（4）DDS信號的質量DDS信號源的質量可用信號的失真度THD（TotalHarmonicDistortion，也稱總諧波系數）來表示。

X：采樣點數，n：DAC字長D/A選用8位字寬，一個周期的樣本數取256，失真度為0.72%。一個周期的樣本數為20，失真度約為6.4%。一個周期的樣本數為4，失真度達到48.3%主要技術指標分析和確定DDS子系統參數的確定（1）系統時鐘頻率：40MHz；（2）頻率控制字的位寬：32位；（3）相位累加器的位寬：32位；（4）波形存儲器的地址位寬：8位；（5）波形存儲器的數據位寬：8位。最小頻率步進值

單片機子系統硬件設計鍵盤顯示電路AD9708時序DDS子系統頂層原理圖

頻率字接收模塊

差分放大電路的設計

模擬子系統設計

模擬子系統設計

驅動電路設計

模擬子系統設計

單片機子系統軟件設計軟件主要功能：人機接口：波形選擇，頻率設置向FPGA傳送波形數據和頻率控制字頁面2

頁面3頁面1

LCD顯示畫面設計按鍵的定義

主程序流程圖鍵盤中斷服務程序流程圖

給定頻率轉化為4字節的頻率控制字

N為字寬，取3