同步復位sync異步復位async特點復位信號只有在時鐘上升沿到來時才能有效。無論時鐘沿是否到來，只要復位信號有效，就進行復位。Verilog描述always@(posedgeCLK)always@(posedgeCLK,negedgeRst_n)優(yōu)點1）利于仿真器仿真。2）因為只有在時鐘有效電平到來時才有效，所以可以濾除高于時鐘頻率的毛刺。3）可以使所設計的系統(tǒng)成為100%的同步時序電路，有利于時序分析。1）設計相對簡單。2）因為大多數(shù)目標器件庫的dff都有異步復位端口，因此采用異步復位可以節(jié)省資源。3）異步復位信號識別方便，而且可以很方便的使用FPGA的全局復位端口GSR。缺點1）復位信號的有效時長必須大于時鐘周期，才能真正被系統(tǒng)識別并完成復位任務。同時還要考慮，諸如：clkskew,組合邏輯路徑延時，復位延時等因素。2）由于大多數(shù)的邏輯器件的目標庫內的DFF都只有異步復位端口，所以，倘若采用同步復位的話，綜合器就會在寄存器的數(shù)據(jù)輸入端口插入組合邏輯，這樣就會耗費較多的邏輯資源。1）復位信號容易受到毛刺的影響。2）在復位信號釋放（release）的時候容易出現(xiàn)問題。具體就是說：若復位釋放剛好在時鐘有效沿附近時，很容易使寄存器輸出出現(xiàn)亞穩(wěn)態(tài)，從而導致亞穩(wěn)態(tài)。總結推薦使用異步復位，同步釋放的方式，而且復位信號低電平有效。2：推薦的復位方式所謂推薦的復位方式就是上文中所說的：“異步復位，同步釋放'。這就結合了雙方面的優(yōu)點，很好的克服了異步復位的缺點（因為異步復位的問題主要出現(xiàn)在復位信號釋放的時候，具體原因可見上文）。其實做起來也并不難，我推薦一種我經(jīng)常使用的方式吧：那就是在異步復位鍵后加上一個所謂的“resetsynchronizer',這樣就可以使異步復位信號同步化，然后，再用經(jīng)過處理的復位信號去作用系統(tǒng)，就可以保證比較穩(wěn)定了。resetsychronizer的Verilog代碼如下：moduleReset_Synchronizer（outputregrst_n,inputclk,asyncrst_n）;regrff1;always@（posedgeclk,negedgeasyncrst_n）beginif（!asyncrst_n）{rst_n,rff1}<=2'b0;else{rst_n,rff1}<={rff1,1'b1};endendmodule大家可以看到，這就是一個dff，異步復位信號直接接在它的異步復位端口上（低電平有效），然后數(shù)據(jù)輸入端rff1一直為高電平'1'。倘若異步復位信號有效的話，觸發(fā)器就會復位，輸出為低，從而復位后繼系統(tǒng)。但是，又由于這屬于時鐘沿觸發(fā)，當復位信號釋放時，觸發(fā)器的輸出要延遲一個時鐘周期才能恢復成?1',因此使得復位信號的釋放與時鐘沿同步化。此外，還有一種方法更為直接，就是直接在異步復位信號后加一個D觸發(fā)器，然后用D觸發(fā)器的輸出作為后級系統(tǒng)的復位信號，也能達到相同的效果。這里就不多說了。3：多時鐘系統(tǒng)中復位的處理方法這是一個很實際的問題，因為在較大型的系統(tǒng)中，一個時鐘驅動信號顯然不能滿足要求，一定會根據(jù)系統(tǒng)的要求用多個同源時鐘(當然也可以是非同源了)去驅動系統(tǒng)的不同部分。那么在這樣的多時鐘系統(tǒng)中，復位鍵怎么設置？它的穩(wěn)定與否直接關系到了整個系統(tǒng)的穩(wěn)定性，因此要格外注意(在我看來，復位信號在同步時序系統(tǒng)中的地位和時鐘信號一樣重要)。下面就說一下具體的處理方法，當然所遵循的原則就仍應該是上文的“異步復位，同步釋放”：non-coordinatedresetremoval：顧名思義，就是同一個系統(tǒng)中的多個同源時鐘域的復位信號，由彼此獨立的“resetsynchronizer-驅動。當異步復位信號有效時，各時鐘域同時復位，但是復位釋放的時間由各自的驅動時鐘決定，也是就說:時鐘快的先釋放，時鐘慢的后釋放，但是各復位信號之間沒有先后關系。sequencecoordinatedresetremoval:這是相對于上述方式來說的，也就是說各時鐘域的復位信號彼此相關，各個部分系統(tǒng)雖然也同時復位，但是卻分級釋放。而分級的順序可由各個“resetsynchronizer-的級聯(lián)方式?jīng)Q定。可以先復位前級，再復位后級，也可以反過來。反正方式很靈活，需要根據(jù)實際需要而定。由于圖片上傳問題，我只能用程序表示了，例子：三級復位系統(tǒng)，系統(tǒng)中的時鐘分別為1M,2M,11M:第一級Reset_Sychronizer程序：moduleReset_Synchronizer(outputregrst_n,inputclk,asyncrst_n);regrff1;always@(posedgeclk,negedgeasyncrst_n)beginif(!asyncrst_n){rst_n,rff1}<=2'b0;else{rst_n,rff1}<={rff1,1'b1};endendmodule第2，3級的Reset_Sychronizer程序：moduleReset_Synchronizer2(outputregrst_n,inputclk,asyncrst_n,d);regrff1;always@(posedgeclk,negedgeasyncrst_n)beginif(!asyncrst_n){rst_n,rff1}<=2'b0;else{rst_n,rff1}<={rff1,d};endendmodule頂層模塊的源程序：include"Reset_Synchronizer.v"include"Reset_Synchronizer2.v"moduleAsynRstTree_Trans(inputClk1M,Clk2M,Clk11M,SysRst_n,outputSysRst1M_n,SysRst2M_n,SysRst11M_n);Reset_SynchronizerRst1M(.clk(Clk1M),.asyncrst_n(SysRst_n),.rst_n(SysRst1M_n));Reset_Synchronizer2Rst2M(.clk(Clk2M),.d(SysRst1M_n),.asyncrst_n(SysRst_n),.rst_n(SysRst2M_n));Reset_Synchronizer2Rst11M(.clk(Clk11M),.d(SysRst2M_n),.asyncrst_n(SysRst_n),.rst_n(SysRst11M_n));endmodule1、同步電路和異步電路的區(qū)別是什么？異步電路主要是組合邏輯電路，用于產(chǎn)生地址譯碼器、FIFO或RAM的讀寫控制信號脈沖，但它同時也用在時序電路中，此時它沒有統(tǒng)一的時鐘，狀態(tài)變化的時刻是不穩(wěn)定的，通常輸入信號只在電路處于穩(wěn)定狀態(tài)時才發(fā)生變化。也就是說一個時刻允許一個輸入發(fā)生變化，以避免輸入信號之間造成的競爭冒險。電路的穩(wěn)定需要有可靠的建立時間和持時間，待下面介紹。同步電路是由時序電路(寄存器和各種觸發(fā)器)和組合邏輯電路構成的電路，其所有操作都是在嚴格的時鐘控制下完成的。這些時序電路共享同一個時鐘CLK，而所有的狀態(tài)變化都是在時鐘的上升沿(或下降沿)完成的。比如D觸發(fā)器，當上升延到來時，寄存器把D端的電平傳到Q輸出端。在同步電路設計中一般采用D觸發(fā)器，異步電路設計中一般采用Latch。2、什么是同步邏輯和異步邏輯？同步邏輯是時鐘之間有固定的因果關系。異步邏輯是各時鐘之間沒有固定的因果關系。電路設計可分類為同步電路和異步電路設計。同步電路利用時鐘脈沖使其子系統(tǒng)同步運作，而異步電路不使用時鐘脈沖做同步，其子系統(tǒng)是使用特殊的'開始”和“完成”信號使之同步。由于異步電路具有下列優(yōu)點--無時鐘歪斜問題、低電源消耗、平均效能而非最差效能、模塊性、可組合和可復用性--因此近年來對異步電路研究增加快速，論文發(fā)表數(shù)以倍增，而IntelPentium4處理器設計，也開始采用異步電路設計。異步電路主要是組合邏輯電路，用于產(chǎn)生地址譯碼器、FIFO或RAM的讀寫控制信號脈沖，其邏輯輸出與任何時鐘信號都沒有關系，譯碼輸出產(chǎn)生的毛刺通常是可以監(jiān)控的。同步電路是由時序電路(寄存器和各種觸發(fā)器)和組合邏輯電路構成的電路，其所有操作都是在嚴格的時鐘控制下完成的。這些時序電路共享同一個時鐘CLK，而所有的狀態(tài)變化都是在時鐘的上升沿(或下降沿)完成的。3、什么是”線與”邏輯，要實現(xiàn)它，在硬件特性上有什么具體要求？線與邏輯是兩個輸出信號相連可以實現(xiàn)與的功能。在硬件上，要用oc門來實現(xiàn)(漏極或者集電極開路)，由于不用oc門可能使灌電流過大，而燒壞邏輯門，同時在輸出端口應加一個上拉電阻。(線或則是下拉電阻)4、什么是Setup和Holdup時間？5、setup和holdup時間,區(qū)別.6、解釋setuptime和holdtime的定義和在時鐘信號延遲時的變化。7、解釋setup和holdtimeviolation，畫圖說明，并說明解決辦法。時間(SetupTime)和保持時間(Holdtime)。建立時間是指在時鐘邊沿前，數(shù)據(jù)信號需要保持不變的時間。保持時間是指時鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的時間。如果不滿足建立和保持時間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會出現(xiàn)metastability的情況。如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時間，那么超過量就分別被稱為建立時間裕量和保持時間裕量。8、說說對數(shù)字邏輯中的競爭和冒險的理解，并舉例說明競爭和冒險怎樣消除。9、什么是競爭與冒險現(xiàn)象？怎樣判斷？如何消除？在組合邏輯中，由于門的輸入信號通路中經(jīng)過了不同的延時，導致到達該門的時間不一致叫競爭。產(chǎn)生毛刺叫冒險。如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象。解決方法：一是添加布爾式的(冗余)消去項，但是不能避免功能冒險，二是在芯片外部加電容。三是增加選通電路。在組合邏輯中，由于多少輸入信號變化先后不同、信號傳輸?shù)穆窂讲煌蚴歉鞣N器件延遲時間不同(這種現(xiàn)象稱為競爭)都有可能造成輸出波形產(chǎn)生不應有的尖脈沖(俗稱毛刺)，這種現(xiàn)象成為冒險。10、你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？常用邏輯電平：TTL、CMOS、LVTTL、LVCMOS、ECL(EmitterCoupledLogic)、PECL(Pseudo/PositiveEmitterCoupledLogic)、LVDS(LowVoltageDifferentialSignaling)>GTL(GunningTransceiverLogic)、BTL(BackplaneTransceiverLogic)、ETL(enhancedtransceiverlogic)、GTLP(GunningTransceiverLogicPlus)；RS232、RS422、RS485(12V，5V，3.3V)；TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。cmos的高低電平分別為:Vih>=0.7VDD,Vil<=0.3VDD;Voh>=0.9VDD,Vl<=0.1VDD.ttl的為:Vih>=2.0v,Vil<=0.8v;V?h>=2.4v,V?l<=0.4v.用cmos可直接驅動ttl;加上拉電阻后,ttl可驅動cmos.1、當TTL電路驅動COMS電路時，如果TTL電路輸出的高電平低于COMS電路的最低高電平(一般為3.5V)，這時就需要在TTL的輸出端接上拉電阻，以提高輸出高電平的值。2、OC門電路必須加上拉電阻，以提高輸出的搞電平值。3、為加大輸出引腳的驅動能力，有的單片機管腳上也常使用上拉電阻。4、在COMS芯片上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻產(chǎn)生降低輸入阻抗，提供泄荷通路。5、芯片的管腳加上拉電阻來提高輸出電平，從而提高芯片輸入信號的噪聲容限增強抗干擾能力。6、提高總線的抗電磁干擾能力。管腳懸空就比較容易接受外界的電磁干擾。7、長線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。上拉電阻阻值的選擇原則包括：1、從節(jié)約功耗及芯片的灌電流能力考慮應當足夠大；電阻大，電流小。2、從確保足夠的驅動電流考慮應當足夠小；電阻小，電流大。3、對于高速電路，過大的上拉電阻可能邊沿變平緩。綜合考慮以上三點,通常在1k到10k之間選取。對下拉電阻也有類似道理//OC門電路必須加上拉電阻，以提高輸出的搞電平值。OC門電路要輸出“1”時才需要加上拉電阻不加根本就沒有高電平在有時我們用OC門作驅動（例如控制一個LED）灌電流工作時就可以不加上拉電阻OC門可以實現(xiàn)“線與”運算OC門就是集電極開路輸出總之加上拉電阻能夠提高驅動能力。11、如何解決亞穩(wěn)態(tài)。？亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內達到一個可確認的狀態(tài)。當一個觸發(fā)器進入亞穩(wěn)態(tài)時，既無法預測該單元的輸出電平，也無法預測何時輸出才能穩(wěn)定在某個正確的電平上。在這個穩(wěn)定期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去。解決方法：1降低系統(tǒng)時鐘頻率2用反應更快的FF3引入同步機制，防止亞穩(wěn)態(tài)傳播4改善時鐘質量，用邊沿變化快速的時鐘信號關鍵是器件使用比較好的工藝和時鐘周期的裕量要大。亞穩(wěn)態(tài)寄存用d只是一個辦法，有時候通過not，buf等都能達到信號過濾的效果12、IC設計中同步復位與異步復位的區(qū)別。同步復位在時鐘沿采復位信號，完成復位動作。異步復位不管時鐘，只要復位信號滿足條件，就完成復位動作。異步復位對復位信號要求比較高，不能有毛刺，如果其與時鐘關系不確定，也可能出現(xiàn)亞穩(wěn)態(tài)。1