1、10G以太網系統中的并行CRC編解碼器的設計摘要為了解決10以太網接入系統中大規模并行編碼器的設計問題， 提出了矩陣法、代入法、流水線法等三種設計方法。以此為基礎，給出了 10以太網接入系統編碼器的實現方案。具體計算表明，在10以太網接入系統采用直接并行的編碼器是可行 的。直接并行設計編碼器已經通過了模擬，并成功地應用于10以太網接 入系統中。關鍵詞10以太網并行通信系統不可避免地要受到各種干擾的影響，使接收端收到的信息與 發送端發出的信息不一致，即接收端收到的信息產生了誤碼。為了降低數據通信線路傳輸的誤碼率，通常有改善數據通信線路傳輸 質量和差錯檢測控制兩種方法。差錯檢測控制的方法很多，本文

2、討論在10以太網接人系統中并行實 現-32編解碼的方法、并行算法的算法可以實現并行的計算，但是并行電 路所用的資源增加到了原來的倍。8位并行算法、并行-16的編碼邏輯、技術中并行算法給出的并行算法 都建立在公式遞推的基礎上。當并行深度較小時，遞推算法比較適用。而當并行深度很大的情況下10以太網接人系統使用64比特并行數據 通路，遞推過程就顯得過于煩瑣而缺乏實用性。為此，本文提出了矩陣法、代入法和流水線法等三種算法，解決了深 度并行情況下算法的實現問題。利用本文提出的算法，可以得出64比特并行計算的邏輯表達式，并 用于10以太網接入系統的設計。設/為信息多項式，為生成多項式。一般的編碼方法是先將

3、信息碼多項式左移位，即，然后作模2除法=+1所得到的月就是校驗碼。以二進制碼09595的32編碼為例將信息碼左移32比特變成0959500000000，記為。32 的生成多項二32+26+23+22+16+12+10+8+7+5+4+2+1，轉換成 16 進制碼為=0104017。用除以模2除法，所得余數0373830就是09595的32碼。實現09595的基本32編碼的程序如下3311=1,00000100,11000001,00011101,10110111;4811=10010101,10010101,00000000,00000000,00000000,00000000;=48133,

4、=1132=132,3311;=3211如果想用以上32程序計算其他長為的序列的基本32碼，只需將數組 a的上界和循環中的初始值改為32+，并用該序列代替數組。開始的序列1001010110010101即可。用數字電路實現的串行編碼器如圖1所示。圖1中每個矩形表示觸發器。的取值范圍是1或者0。取1時表示通路，取0時表示斷路。進行基本32編碼時，每個觸發器初始狀態為0，從數據端串行輸入二 進制的信息碼。信息碼輸入結束后，觸發器中鎖存的數值就是信息碼的基本32編碼。此電路適用于信息碼長為任意值的情況。在某些信息系統中以基本產生算法為基礎附加了新的規定。例如802. 3協議規定，以太網的幀校驗序列域

5、以32為基礎，并且在 編碼時首先將信息碼的最初4個字節取反碼，對目的地址、源地址、長度 /類型域、數據域、域求出基本32碼之后再將結果取反，最后的結果才 是。同上述過程等價的另一種實現方法是將圖1中所有觸發器的初值置1， 這樣結果不必取反。為使電路設計者驗證其編碼正確，802. 3還給出了一個樣本，即將序 列0723476831453559重復126次，最后得到的值應該為094254。10以太網是802. 3工作組提出的建議。它保持了以前以太網的幀結構，但是線速度達到了 10的量級。為了降低10以太網接入系統的功耗并達到芯片加工工藝的要求，必 須采用并行數據通路。為計算需要研究并行算法。所設計

6、的10以太網接入系統采用64比特并行數據通路，因此本文主 要討論64比特并行32的實現方法。本文共介紹三種實現方法，其中矩陣法和代入法是基于組合邏輯的直 接實現方法，第三種方法是基于流水線的實現方法。1矩陣法記圖1中的32個觸發器的輸出從右至左依次為31，30，0。信息碼元的輸入端為。令=01.31 表示編碼器當前所處的狀態，=6362.0表示第1至第64 個時鐘的信息碼元輸入，向量=0T，.3T表示編碼器的下一個狀態，64 表示64個時鐘之后編碼器所處的狀態。則設計64位并行邏輯編碼器，就是找出函數關系64二，。=31+631=0+31+632=1+31+633=2.31=30寫成行列式，有

7、=+63其中2個時鐘之后編碼器的狀態為=+62=+63+62=2+63+62依此類推，有64=64+6363+6262+.+1+02這里所有矩陣運算和代數運算中的加號的語義都是模2加法。為了。設計64位并行電路，必須計算2式中的大規模矩陣乘法64、63等。2代入法矩陣法的優點在于其直觀性。但是需要做大規模乘法運算。下面討論的代入法能夠得到與矩陣法相同的結果。同時可以避免大規模矩陣乘法運算。設8比特并行32電路的初始狀態是31，30，0，輸入是7，6，0，輸出是31，30，0。利用前面所述的矩陣法，可以得出8比特并行32編碼器的組合邏輯 表達式。如表1所示。即31=23+29+5;30=22+3

8、1+7+28+40=24+30+6+0表18位行邏輯表024,30,6,0125,31,7,1,24,30,6,0226,2,25,31,7,1,24,30,6,0327,3,26,2,25,31,7,1428,4,27,3,26,2,24,30,6,0529,5,28,4,27,3,25,31,7,1,24,30,6,0630,6,29,5,28,4,26 ,2,25,31,7,1731,7,29,5,27,3,26,2,24,080,28,4,27,3,25,1,24,091,29,5,28,4,26,2,25,1102,29,5,27,3,26,2,24,0113,28,4,27,3,2

9、5,1,24,0124,29,5,28,4,26,2,25,1,24,30,6,0135,30,6,29,5,27,3,26,2,25,31,7,1146,31,7,30,6,28,4,27,3,26,2157,31,7, 29,5,28,4,27,3168,29,5,28,4,24,0179,30,6,29,5,25,11810,31,7,30,6,26,21911,3 1,7,27,32012,28,42113,29,52214,24,02315,25,1,24,30,6,02416,26,2,25,31,7,1 2517,27,3,26,22618,28,4,27,3,24,30,6,0

10、2719,27,5,28,4,25,31,7,12820,30,6,29, 5,26,22921,31,7,30,6,27,33022,31,7,28,43123,29,5下文用+表示按位模2和運算，, 表示鏈接運算。從的1式很容易得出以下算法算法1已知序列的32為310，序列=7，6，0的32碼為310。序列3124的32 為310，則延拓序列，的32碼為 3124+3124+2316，2316+2316+158+70，70+70。推論已知序列的32為310，序列3124的32 為310，則補 0 延拓序列，的32 碼為3124+2316+158， 158+70，70。利用上述算法構造模塊，

11、其端口和分別表示前導序列的和延拓的8比 特序列，則其輸出端口為拓展之后序列的。圖2利用模塊構造了級聯結構的64比特并行編碼器。這種級聯構造的編碼器設計比較簡單。其中間節點1=,0731,02=1,815=,07,815.3顯然3還可以進一步化簡。冗余的邏輯使得這種級聯結構占用芯片面積大，且只能用于低速場合。對3進一步化簡，可以得到2的最簡異或表達式。同理可以得到3.8的表達式。，2,，8分別對應8比特、16比特64比特的并行運算表達式。具體表達式限于篇幅不在這里給出。8中最長的異或運算表達式有52項參加運算，如果使用4異或門則只 需要用三級，即能在一般工藝的一級傳輸延遲時間之內完成。當用于以太

12、網接入系統時，因為以太網幀不一定結束在64比特邊界， 因此編碼器應該有同時計算8、16、24 64比特并行編碼的能力。具體電路如圖3。因為一般情況下大量用到64比特并行編碼，因此平時使能信號使其 他7個編碼模塊不工作以降低功耗。在幀尾部根據具體情況使用這7個模塊進行剩余字節的編碼。3流水線法矩陣法和代入法本質上都是設計直接并行編碼電路的方法，二者的最 終效果是一樣的。直接并行實現的編碼電路控制邏輯比較簡單，但是需要進行復雜的組 合邏輯運算。為了在更高頻率下進行并行編碼，可以進一步用流水線的方法簡化編 碼邏輯，所付出的代價是整個幀的處理延遲了8個時鐘周期。圖4給出了編碼的流水線實現。將并行輸入的

13、64比特分成7個字節，分別用0、1、.、7表示。模塊07計算形如，的序列的，其中，是位置上的 上一次輸入。的碼由端口 310輸入，由端口 70輸入，結果由310 端口輸出。模塊 17 的輸入是0，0 和1，1的分別由端口 1和2輸入，輸出是0，1，0，1。求的邏輯表達式時，重復應用算法1的推論，可以求出，的碼，再應用算法1，就可以求出，的碼。直接應用算法1可以求出模塊的邏輯表達式。模塊和模塊進行異或運算的長度遠小于直接并行電路中的8模塊，因 此更有利于在高速電路中應用。410以太網接入系統中的編解碼器設計10以太網接人系統所需接口速率高達10以上。從降低系統功耗和芯片制造成本的角度考慮希望接口

14、能工作在200以 下。采用并行化設計雖然可以降低系統時鐘頻率，但也從以下兩方面增加 了設計難度。首先，數據通路的并行程度越高，對它的控制就越復雜。系統采用8字節并行數據通路，則發送的以太網幀可能在8個并行字 節中的任意一個位置上結束，控制邏輯的設計就必須考慮所有這些可能性 并逐一做出相應的處理。其次，系統中的編碼器、擾碼器等的設計須采用并行算法。為了滿足802. 3協議對以太網幀編碼的要求，實際的編解碼器模塊 還需要能對輸入輸出信號進行任意字節數的求反運算。考慮到10接入系統的復雜性，該模塊功能應該高度集成化，以便用 宏信號端口對其進行操作。在對收到的以太網幀進行校驗時，沒必要先計算不包括域的序列的編 碼結果取反再與域做對比。在編碼正確且沒有誤碼的情況下，對整個以太網幀包括域進行結果不 取反的編碼的結果應該為序列07047。采用這種判別方法，無需在幀的結束前停止計算編碼，因而可以大大 簡化電路設計。5編碼器的實現本文提出的各種算法的硬件實現已經通過了驗證，并被應用到具體芯 片。使用公司的2系列中的21000分別仿真了采用上述代入法和流水線法設計的編碼器和解碼器，驗證了設計方法的正確性。在綜合考慮邏輯復雜度、所占用的芯