1、深亞微米IC設計信號的完好性二在臺階處，由于布線形成過程中臺階覆蓋性不好，厚度降低，j增加，易產生斷條。(2)熱效應由式(4-11)知，金屬膜的溫度及溫度梯度(兩端的冷端效應)對電遷移壽命的影響極大，當j106a/2時，焦耳熱不可忽略，膜溫與環(huán)境溫度不能視為一樣。特別當金屬條的電阻率較大時影響更明顯。條中載流子不僅受晶格散射，還受晶界和外表散射，其實際電阻率高于該材料體電阻率，使膜溫隨電流密度j增長更快。(3)晶粒大小實際的鋁布線為一多晶構造，鋁離子可通過晶間、晶界及外表三種方式擴散，在多晶膜中晶界多，晶界的缺陷也多，激活能小，所以主要通過晶界擴散而發(fā)生電遷移。在一些晶粒的交界處，由于金屬離子

2、的散度不為零，會出現凈質量的堆積和虧損。進來的金屬離子多于出去的，所以成為小丘堆積，反之那么成為空洞。同樣，在小晶粒和大晶粒交界處也會出現這種情況，晶粒由小變大處形成小丘，反之那么出現空洞，特別在整個晶粒占據整個條寬時，更容易出現斷條，所以膜中晶粒尺寸宜均勻。(4)介質膜互連線上覆蓋介質膜(鈍化層)后，不僅可以防止鋁條的意外劃傷，防止腐蝕及離子玷污，也可進步其抗電遷移及電浪涌的才能。介質膜能進步電遷移的才能，是因外表覆有介質時降低金屬離子從體內向外表運動的概率，抑制了外表擴散，也降低了晶體內部肖特基空位濃度。另外，外表的介質膜可作為熱沉淀使金屬條自身產生的焦耳熱能從布線的雙面導出，降低金屬條的

3、溫升及溫度梯度。(5)合金效應鋁中摻入u、si等少量雜質時，硅在鋁中溶解度低，大部分硅原子在晶粒邊界處沉積，且硅原子半徑比鋁大，降低了鋁離子沿晶界的擴散作用，能進步鋁的抗電遷移才能。但布線進入深亞微米量級，線條很細，雜質在晶界處集積使電阻率進步，產生電流擁擠效應，這是一個新問題。(6)脈沖電流電遷移討論中多針對電流是穩(wěn)定直流的情況，實際電路中的電流可為交流或脈沖工作，此時ttf的預計可根據電流密度的平均值j及電流密度絕對值j來計算。4.3電遷移的失效形式電遷移有三種失效形式如下：(1)短路互連布線因電遷移而產生小丘堆積，引起相鄰兩條互連線短路，這在微波器件或vlsi中尤為多見。鋁在發(fā)射極末端堆

4、積，可引起eb結短路。多層布線的上下層鋁條間也會因電遷移發(fā)生短路等。(2)斷路在金屬化層跨越臺階處或有傷痕處，應力集中，電流密度大，可因電遷移而發(fā)生斷開。鋁條也可因受到水汽作用產生電化學腐蝕而開路。(3)參數退化電遷移還可以引起eb結擊穿特性退化，電流放大系數hfe變化等。4.4抗電遷移的措施(1)設計合理進展電路幅員設計及熱設計，盡可能增加條寬，降低電流密度，采用適宜的金屬化圖形(如網絡狀圖形比梳狀構造好)，使有源器件分散。增大芯片面積，合理選擇封裝形式，必要時加裝散熱器防止熱不均勻性和降低芯片溫度，減小熱阻，有利散熱。電遷移壽命:ttf=上式中與互連線幾何形狀和微構造有關的常數平均電流密度

5、是活化能bltzanns常數金屬溫度其中=，在穩(wěn)定的熱環(huán)境下上式中芯片的基準溫度金屬線由于電流流動上升的溫度r溫度為時互連線電阻互連線與襯底間的熱阻上式中芯片周圍的環(huán)境溫度全功耗是芯片面積襯底層封裝的熱電阻當自熱增加，電遷移壽命按指數減少。(2)工藝嚴格控制工藝，加強鏡檢，減少膜損傷，增大鋁晶粒尺寸，因大晶粒鋁層構造的無規(guī)那么性變弱，晶界擴散減少，激活能進步，中位壽命增加。蒸鋁時進步芯片溫度，減緩淀積速度及淀積后進展適當熱處理可獲得大晶粒構造，但晶粒過大會防礙光刻和鍵合，晶粒尺寸宜選擇得當。工藝中也應該使臺階處覆蓋良好。(3)材料可用硅(銅)鋁合金后難熔金屬硅化物代替純鋁。進一步的開展，在vl

6、si電路中，目前已采用銅做互聯材料。此時與鋁基材料作為互連線使用，其電導率不夠高，抗電遷移性能差，已不適應要求。銅的導電性好，用直流偏置射頻濺散方法生成薄膜，并經在氮氣下450攝氏度30分鐘退火可得到大晶粒構造銅的薄層，其電阻率僅為1.76微歐厘米，激活能ea為1.26ev，幾乎比鋁-硅-銅的(0.62)大兩倍，在同樣電流密度下，壽命將比鋁-硅-銅的長34個數量級。圖4-1襯底偏置電壓隨退火溫度和銅膜晶向變化的曲線圖圖4-2退火前后銅膜的se微圖(4)多層構造采用以僅為基的多層金屬化層，如pt5si2-ti-pt-au層，其中pt5si2與硅能形成良好的歐姆接觸，鈦是粘附層，鉑是過渡層，金作導

7、電層。對微波器件，經常采用ni-r-au及al-ni-au層。當然多層金屬化使工藝復雜，進步了本錢。(5)覆蓋介質膜由于如psg、al23或si3n4等介質膜能抑制外表擴散，壓強效應和熱沉效應的綜合影響，延長鋁條的中位壽命67。4.5本章小結本章主要研究了電遷移，在電路規(guī)模不斷擴大，器件尺寸進一步減小時，互連線中電流密度在上升，鋁條中的電遷移如今更為嚴重，成為vlsi中的一個主要可靠性問題。本章首先介紹了電遷移的原理，給出了電遷移的中位壽命ttf的blak方程，指出影響其中位壽命的重要參數。之后闡述了6點影響因素及它的三種失效形式：短路、斷路和參數退化。最后針對影響因素和失效形式提出了電遷移的

8、解決措施。第5章電壓降5.1irdrp介紹irdrp是由電線電阻和電源與地之間的電流所產生的。假如電線的電阻值過高或者單元的單元的電流比料想的要大，一種難以承受的電壓下降就會出現，這種電壓下降可以引起受影響的單元的供電電壓要比所需要的電壓低，并且可以導致更嚴重的門和信號的延遲，從而引起信號途徑上時序的退化和時鐘的偏移，由于irdrp降低了電源電流，同時也使噪聲容限降低，并且連帶影響著集成電路設計中的信號完好性。簡單的增加電線的線寬，降低電阻，并且由此電壓降低，但是同時它也會減少布線的面積，并且在大多數條件下不會被承受。確立設計之后，從事于irdrp問題，當今所普遍應用的技術并不是對這些問題行之

9、有效的方法。傳統上，模擬方法用來設計電流的最大值以便檢測電荷挪動問題，但是這些非常昂貴并且對于大規(guī)模深亞微米集成電路的設計效率很低，這些設計模擬向量的指數增長使其非常困難，并且找到那些矢量消耗的時間會造成最壞的情況趨勢。為了使設計中電流下降的位置更加完善，并且可以自動地通過更寬地金屬層為irdrp的最低估計值提供途徑，其所需要的是科學的設計和可用來施行的工具2。5.2irdrp分析電源分布網絡中的電壓降落是從電源流過的峰值電流和電源網格中的寄生電阻的函數。隨著功耗的增加和電源電壓的降低，電壓降落變得越來越嚴重。我們可以通過計算每一層電源網格上的最大電壓降落，然后再把各個層上的最大電壓降落累加起

10、來獲得全芯片的最大電壓降落。兩條平行的線之間的間隔 稱作網格間距，這樣對于每一網格間都有兩條平行線穿過整個芯片。我們集中考慮頂層電源環(huán)中的電壓降落，因為總的電壓降落中的主要電壓降落就在那。傳統的引線接合法限制電源焊盤只能在芯片的四周，從而產生了從電源焊盤到芯片中間的長的電源線。這樣，這條非常長的電源線必須非常寬以減小電壓降落，而這些又長又寬的電源線給時鐘和全局總線的布線帶來了困難。我們定義頂層最大電壓降落為：vtp=itp*rtp=javg*d*ptp*rint*d/8=ihip*ptp*rint/8這里我們定義了平均電流密度為全芯片的功耗與電源電壓之比，而且假設電流在全芯片是均勻分布的，d為

11、芯片邊長。當今的時鐘設計需要很快的速度，因此需要非常大的緩沖器來驅動。但是，過大的驅動電流從電源流向緩沖器，導致了電壓下降，使得緩沖器的電源電壓出現一段時間的降低，從而使得緩沖器的驅動才能降低。因此我們可以看到一個非常戲劇的現象，很大的電壓降落是由如緩沖器這樣的電路產生的，同時它們自身又是電壓降落的受害者。當然，剛剛提到了，除了大的緩沖器外，大的總線驅動器，存儲器解碼器的驅動器也能在芯片工作的時候產生嚴重的電壓降落。在電路中，電源網格的寄生電阻是根據r=rs*l/來計算的其中rs是電源線的方塊電阻，l和分別為網格的間距和電源線的寬度。電源線的方塊電阻可以從ts的工藝文件中查到，為0.076/s

12、qure，l選為40微米，而定為標準單元中電源線的標準寬度1.08微米，這樣計算出電源網格的寄生電阻為2.815歐姆，為了計算方便我們取其為3歐姆，另外考慮到在預布局中電源的輸入端口間隔 時鐘樹電源網格還有一定的間隔 ，這樣由這段間隔 電源線而產生的寄生電阻我們初步定為30歐姆。以上參數有可能比實際中的要大，為了使模擬結果更加明顯，先初步按上述數值進展模擬。輸入端的脈沖源頻率設為100，即時鐘周期為10納秒，信號的上升時間定為0.1納秒，時鐘樹的前兩級反相器中ps管的寬長比設為20，ns管的寬長比設為10，然后，四級中ps管的寬長比設為40，ns管的寬長比設為20，最后一級ps管的寬長比設為8

13、0，ns管的寬長比設為40，負載電容設為1皮法。器件模型采用ts的器件模型庫，采用0.25微米工藝，最后用adene的spetres電路模擬程序對電路進展瞬態(tài)分析。同時為了與理想的情況作比照我們也對理想的情況做了模擬，然后把考慮電壓降落和不考慮電壓降落的結果進展比照，分析電壓降落對對電路性能的影響，并對其性能的差異進展量化。未考慮寄生電阻的理想情況下的時鐘樹的電路如圖5-1所示。圖5-1未考慮寄生電阻的理想情況下的時鐘樹的電路圖而考慮了電源網格中寄生電阻的作用的電路如圖5-2所示：圖5-2考慮了電源網格中寄生電阻的作用的電路圖從圖5-3中可以很清楚的看出在反相器進展狀態(tài)轉換的時候，反相器的電源

14、端有很大的電壓降落。從數據分析中可以看到在反相器的狀態(tài)反轉過程中，加到反相器的電源端的電壓最小只有1.973v，電壓降落到達了20%以上而這對于10%的電壓波動容差來講是絕對不能忍受的。反相器的電源端的電壓和時間的關系如圖5-3所示：圖5-3反相器的電源端的電壓波形圖反相器的地端的電壓隨時間的變化如圖5-4所示：圖5-4反相器的地端的電壓波形圖圖5-5反向器的輸出波形曲線圖類似的，加到反相器的地端電壓，最大的為597.8v，同樣也到達了20%，最小的也有384.9v；而在理想情況下加到反相器的電源端的電壓應該恒為2.5v，加到反相器的地端的電壓應該恒為0。這完全是由電源網格中的寄生電阻導致的，

15、因為在我們所做分析和模擬中只考慮了電阻的影響。理想情況下的延遲如圖5-4所示：圖5-6理想情況下的延遲電路圖實際中考慮了電壓降后的延遲如圖5-7所示：圖5-7考慮了電壓降后的延遲電路圖由于存在電壓降，實際的延遲比理想的延遲多17.5ps。5.3抗irdrp的措施1采用flip-hip封裝技術，使得電源pad和地pad可以任意分布在芯片底部。2既然電源電壓降落與同步轉換的電路如buffer的數量有一定的關系，那么可以把同步轉換的電路的數量作為一個設計規(guī)那么來加以約束。3采用加褪耦電容的方法，褪耦電容既可以加在封裝級也可以加在芯片級。一般的，低頻情況下在片加外褪耦電容就足夠了，而對于高頻情況必須加

16、在片內。封裝級加的褪耦電容叫做整體式褪耦電容，這種褪耦電容多用在多芯片模塊多個芯片做在同一個襯底上再一起封裝等面積很大的芯片上如圖5-8：圖5-8整體式褪耦電容在多芯片模塊中的應用詳細做法是在一定厚度的鋁層上生長一層三氧化二鋁然后再生長一層鋁。整體式褪耦電容又分為薄膜整體式褪耦電容和陶瓷整體式褪耦電容，其中前者在5ghz帶寬范圍內具有很好的特性如最小的電壓損失和沒有共振現象。在芯片級加的褪耦電容那么是對包含了隨時間變化的電阻，負載電容，褪耦電容的等效電路進展模擬來獲得功能塊的轉換行為。因為褪耦電容會占用不小的面積，所以先在芯片級對電源網絡進展噪聲分析然后找出熱點再插入褪耦電容，然后再對面積進展

17、優(yōu)化。要做完好而準確的轉換噪聲分析模型中必須包括：封裝級的電源總線模型，芯片級的電源總線模型，還有能表示片上轉換行為的等效電路這里有一個數據，對于300ris微處理器需要160納法的褪耦電容來保證電源波動能在規(guī)定的范圍內89。5.4本章小結irdrp是由互連線電阻和電源與地之間的電流所產生的。假如電線的電阻值過高或者單元的單元的電流比料想的要大，一種難以承受的電壓下降就會出現，這種電壓下降可以引起受影響的單元的供電電壓要比所需要的電壓低，并且可以導致更嚴重的門和信號的延遲，從而引起信號途徑上時序的退化和時鐘的偏移，由于irdrp降低了電源電流，同時也使噪聲容限降低，并且連帶影響著集成電路設計中

18、的信號完好性。簡單的增加電線的線寬，降低電阻，并且由此電壓降低，但是同時它也會減少布線的面積，并且在大多數條件下不會被承受。傳統上，模擬方法用來設計電流的最大值以便檢測電荷挪動問題，但是這些非常昂貴并且對于大規(guī)模深亞微米集成電路的設計效率很低。為了使設計中電流下降的位置更加完善，并且可以自動地通過更寬地金屬層為irdrp的最低估計值提供途徑，其所需要的是科學的設計和可用來施行的工具。本章根據實際的條件作出了模擬仿真，講述了在使用中的一些心得體會，并且提出了三種行之有效的解決方法。第6章天線效應6.1天線效應機理雖然柵氧化層損壞的機理并不是非常清楚，但是第一個關于其本質的近似解釋是：從等離子刻蝕

19、工藝中搜集到的電荷在電壓的作用下會在氧化層中形成電流，這個電流可以引入很多陷阱，這些陷阱反過來能放大氧化層中的電流，在極端的情況下，上述機理可以導致柵氧化層的過早擊穿，也能影響晶體管的閾值電壓11。圖6-1輝光放電此圖所描繪的等效電路是用來估計充電量的，其中輝光放電被看作為一個電流源10。6.2天線效應的分析經典的天線效應理論預言到薄柵氧化層的損壞程度和ar(天線面積與柵面積的比值，簡稱面積比)成正比，然而最近人們對經典理論提出了置疑，比方有報道稱天線效應對ar的依賴性并沒有經典理論那么強，原因如下：1.人們必須首先假設薄電介質電容均勻傳導，但這不可能，當前的浸透理論斷言，一旦部分浸透途徑形成

20、，電荷輸運將變得高度部分化(集中)。2.關系式j=(a/a)j，(j是柵漏電流密度，a是天線的面積，a是薄電介質電容的面積，a/a就是ar，j是由等離子刻蝕引起的凈電流密度)，只有當天線搜集的電流與柵電流相平衡的情況下才可能正確，但這一前提只能在少數情況下成立。3.薄電介質電容本身也可以作為天線，一個更適宜的表示是j=(1+a/a)j，這說明經典理論有所忽略(因為a/a的值一般都在幾百到幾千的范圍才會對柵氧化層有明顯的破壞作用所以在實際情況中，把1忽略是完全可以的)。圖6-2柵壽命隨天線比的變化曲線對于氧化層厚度為6納米和8納米的情況下，qbd隨著ar的增加成比例的減小；當ar大于1500時，

21、tbd逐漸下降，當ar小于1500時，tbd變化不明顯。而對于ar較大的情況柵電容的單位面電容與天線電容的單位面電容比的大小是比ar更加重要的影響因素。圖6-3感應振蕩幅度隨天線比和電容比的變化曲線此圖描繪了在不同電容比的情況下感應振蕩幅度對ar的關系，幅度對ar歸一化。很明顯，這個幅度不僅僅是ar的函數，在ar很小的情況下，對電容比的依賴性很弱，在ar較大的情況下，幅度對電容比的依賴性很強，當ar遠大于電容比的時候幅度到達飽和。1.實驗觀測已經進一步的證明p管比n管更容易引起天線效應。2.si上的器件比體s上的器件具有更強的抗天線效應特性。3.對于柵氧化層的厚度大于4納米的情況，柵氧化層越薄

22、，天線效應越明顯；對于柵氧化層的厚度小于4納米的情況，結果正好相反。另外，對于柵氧化層的厚度大于4納米的情況來說，在不增加電流密度的情況下，增加柵的介電常數有助于減弱天線效應。4.天線效應還依賴于電源的輝光放電頻率1012。6.3抗天線效應的措施第一種解決方法是布線調整技術:圖6-4在三層布線溝道中的天線效應在上圖的三層溝道布線實驗中，這種層重新排布方法可以降低38.7%的天線效應，因為只是對布線的重新排布，因此不需要增加布線面積。另一種解決方法是在柵極和襯底之間引入齊納二極管，這樣當柵氧化層上的電壓超過二極管的擊穿電壓時，電荷會通過二極管放電，從而會起到一定的效果；但是這樣做缺點也是很明顯的

23、：1.這樣會增加面積，因此不可能大規(guī)模采用。2.擊穿電壓隨工藝而定，當氧化層中的電荷累積沒有到達二極管的擊穿電壓時，此方法不起作用1314。6.4本章小結柵氧化層損壞的機理不是非常清楚，第一個關于其本質的近似解釋是：從等離子刻蝕工藝中搜集到的電荷在電壓的作用下會在氧化層中形成電流，這個電流能過引入很多陷阱，這些陷阱反過來能放大氧化層中的電流，在極端的情況下，上述機理可以導致柵氧化層的過早擊穿，也能影響晶體管的閾值電壓。根據查看各種資料得出：1.實驗觀測已經進一步的證明p管比n管更容易引起天線效應。2.si上的器件比體s上的器件具有更強的抗天線效應特性。3.對于柵氧化層的厚度大于4納米的情況，柵

24、氧化層越薄，天線效應越明顯；對于柵氧化層的厚度小于4納米的情況，結果正好相反。另外，對于柵氧化層的厚度大于4納米的情況來說，在不增加電流密度的情況下，增加柵的介電常數有助于減弱天線效應。4.天線效應還依賴于電源的輝光放電頻率。在解決方法上提出了布線調整工藝和在柵極和襯底之間引入齊納二極管，但是這兩種方法各有各的應用條件，詳細問題詳細分析。結論隨著深亞微米工藝的開展，影響信號完好性的因素如電遷移，天線效應，電壓降落，串擾等逐漸顯現出來。在深亞微米超大規(guī)模集成電路中由于電遷移和熱效應導致的電路可靠性問題對于長信號線變得尤其重要，有可能導致電路的短路或者斷路。柵氧化層的天線效應是制造深亞微米sfet

25、的主要問題，等離子刻蝕工藝可以引入大量的電荷，這些電荷可以引起柵的褪化或者擊穿。大的片上電流和在高頻情況下需要充放電的大負載可以引起電源分布網絡的電壓降落問題。高速高集成度的超大規(guī)模集成電路中平行線間的串擾也變得越來越重要。由于耦合電容存在而產生的線間的串擾隨著平均互連長度相對于最小特征尺寸，布線互連密度和器件開關速度逐漸增強，高速電路如動態(tài)電路和鎖存器在輸入和輸出節(jié)點對噪聲很敏感，這使得對于設計而言進展準確的噪聲耦合分析變得很關鍵。本文正是針對這幾方面來分析和研究的，主要獲得了以下結論：(1)信號完好性問題應該在下述環(huán)節(jié)中著重強調，包括電路設計，布局布線和模擬。(2)在兩條線之間參加地線，它

26、能極大的減小串擾，其缺乏是增大了芯片面積，所以不能在芯片中全范圍的應用，可以用在一些全局的線中，它比加大線間距有效的多；改變線間距可以在微量上減小串擾；加大受害線上的驅動或是參加buffer或invter也可以減少串擾噪聲。(3)合理進展電路幅員設計及熱設計，嚴格控制工藝，加強鏡檢，減少膜損傷，增大鋁晶粒尺寸，用硅(銅)鋁合金后難熔金屬硅化物代替純鋁，使用多層構造和覆蓋介質膜等方法都可以減少電遷移現象。(4)采用flip-hip封裝技術和加褪耦電容的方法能在一定的程度上減弱電壓降對信號完好性的影響。(5)天線效應在解決方法上提出了布線調整工藝和在柵極和襯底之間引入齊納二極管，但是這兩種方法各有

27、各的應用條件，詳細問題詳細分析。參考文獻1高錦琴.深亞微米幅員設計中的關鍵技術研究.哈爾濱工業(yè)大學碩士論文.2002:1-782agadesignautatinin.deep-subirnsignalintegrity.2002:1-63李忻,李方偉.第三代挪動通信與信號完好性問題.重慶郵電學院.n/gukan/2001/0103/03g.ht4yung,brian.digitalsignalintegrity-delingandsiulatinithinternnetsandpakage.prentie-hallptr,2001:98-1045s-yungh,keh-jenghang,jhn

28、l.ll.physialandtehnlgialliitatinsandtheirptiizatininsubirnvlsiinternnetieeevinferenejune1991:346-3496t.hi,t.hshi,t.yshie,t.takeaki,.tsuki,t.shibata,andt.nitta.large-eletrigratin-resistanepperinternnettehnlgyfrsub-half-irnvlsisieeeied911991:285-2887kaustavbanerjee,aitehrtra.upledanalysisfeletrigratinreliabilityandperfranein