1、第四章 組合邏輯電路學習要求：了解組合邏輯電路的特點；熟練掌握組合電路分析和設計的基本方法；了解競爭、冒險的概念；掌握消除冒險的基本方法。4.1 組合邏輯電路的特點：如果一個邏輯電路在任何時刻產生的穩定輸出值僅僅取決于該時刻各輸入值的組合,而與過去的輸入值無關, 則稱該電路為組合邏輯電路.組合邏輯電路需要討論的兩個基本問題是分析與設計.組合電路x1x2xlz1z2zmzi = fi (x1, x2, , xl) i=1, 2, , m4.2 組合邏輯函數的分析與設計1、組合邏輯電路的分析：根據給定的組合電路，寫出邏輯函數表達式，并以此來描述它的邏輯功能，確定輸入與輸出的關系，必要時對其設計的合

2、理性進行評定。分析的一般步驟：第一步：寫出給定組合電路的邏輯函數表達式；第二步：化簡邏輯函數表達式；第三步：根據化簡的結果列出真值表；第四步：功能評述。解：化簡：1ACBACFP1P2P3P4B&例1：分析下圖給定的組合電路。&1ACB1F列出真值表功能評述由真值可知, 當A、B、C取相同值時, F為1, 否則F為0。所以該電路是一個“一致性判定電路。A B CF0 0 010 0 100 1 000 1 101 0 001 0 101 1 001 1 11例2：分析下圖給定的組合電路。=1ACBACFP2P3P4B&P1P5P6BC111解：一：寫出邏輯表達式P1 = A + BP2 = A

3、 + CP3 = B CP4 = B + CP5 = P1P2 = (A + B)(A + C)P6 = P3P4 = (B C)(B + C) F = P5P6 =(A + B)(A + C)(B C)(B + C)二：化簡F=(A + B)(A + C)(B C)(B + C) =(A + B)(A + C)(BC + BC)(B + C)=(AB + A + C)(BC + BC)(B +C) =(B + A + C)(BC + BC)(B +C)=(BC + BC)(B +C)=BC + BC=B CA B CF0 0 000 0 110 1 010 1 101 0 001 0 111

4、 1 011 1 10三：列出邏輯函數的真值表四：邏輯問題評述 等效邏輯電路略。2、 組合邏輯電路的設計根據給定要求的文字描述或邏輯函數，在特定條件下，找出用最少的邏輯門來實現給定邏輯功能的方案，并畫出邏輯電路圖。設計的一般步驟：第一步：根據邏輯要求建立真值表；第二步：根據真值表寫出邏輯函數的最小項之和表達式；第三步：化簡并轉換為適當的形式；第四步：根據表達式畫出邏輯電路圖；例1：假設有兩個正整數，每個都由兩位二進制數組成用X=x1x2,Y=y1y2表示，要求用“與非”門設計一個判別XY的邏輯電路。解：第一步 建立真值表x1 y1 x2 y2 F 0 d d0 0 1 01 1 1 01 1

5、1第二步 寫出邏輯表 達式F(x1,y1,x2,y2)=x1y1+x1y1x2y2+x1y1x2y2第三步 化簡x1y100 01 11 1000011110 x2y20001000110010110F(x1,y1,x2,y2)=x1y1+y1x2y2+x1x2y2第四步 畫出邏輯電路圖F(x1,y1,x2,y2)=x1y1+y1x2y2+x1x2y2F(x1,y1,x2,y2)=x1y1y1x2y2x1x2y2x1Fx1&x2y1&y2例2：用與非門設計一個三變量多數表決電路。解：第一步：建立真值表； 輸入即表達者, 共有3個, 分別用A、B、C表示, 并設“同意”為1，“反對”為0。 輸出

6、即決議是否通過, 用F表示, 并設通過為1, 否決為0。A B CF0 0 000 0 100 1 000 1 111 0 001 0 111 1 011 1 11第二步：寫出最小項之和表達式；第三步：化簡并轉換成適當形式；第四步：畫出邏輯圖。100 01 11 1001ABC111&ACBF&F(A, B, C)=m(3, 5, 6, 7)F(A, B, C)=AB+AC+BC=AB+AC+BC =ABAC BC例3：設計一個四位二進制碼奇偶位發生器和奇偶檢測器。解：第一步 建立真值表0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1

7、 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1B8 B4 B2 B1 P0110100110010110 奇偶位發生器四位二進制碼用B8、B4、B2、B1表示，輸出的奇偶位用P表示，采用偶校驗原則。00 01 11 1000011110B8B4B2B10000000011111111第二步 寫出邏輯表達式第三步 化簡P(B8,B4,B2,B1)=m(1,2,4,7,8,11,13,14)P(B8,B4,B2,B1)= B8 B4 B2 B1第四步 畫出邏輯電路圖PB8=1B4=1=1B2B1奇偶檢測器:B8F=1B4=1=1

8、B2B1=1P奇偶檢測器的輸出為F。三位二進制編碼器的真值表 輸入 輸出 0I 1I 2I 3I 4I 5I 6I 7I Y2 Y1 Y0 0 1 1 1 1 1 1 1 0 0 0 1 0 1 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 0 1 1 1 0 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 0 0 1 1 1 1 1 0 1 1 1 0 1 1 1 1 1 1 1 0 1 1 1 0 1 1 1 1 1 1 1 0 1 1 1 4.3 編 碼 器 1、二進制編碼器 用與非門組成的三位二進制編碼器Y0Y1Y2&2、二-十進制編碼器:輸入

9、信號輸出編碼A B C DI00 0 0 0I10 0 0 1I20 0 1 0I30 0 1 1I40 1 0 0I50 1 0 1I60 1 1 0I70 1 1 1I81 0 0 0I91 0 0 1111111&I9 I8I7I6I5 I4I3I2I1ADCB二-十進制編碼器邏輯圖4.4 譯碼器譯碼器的功能是對具有特定含義的輸入代碼進行“ 翻譯”或“ 辨認”，將其轉換成相應的輸出信號。二進制譯碼器：將n個輸入變量變換成2n個輸出函數，且每個輸出函數對應于n個輸入變量的一個最小項。注：本表中的“ ”代表0或1輸入S1 S2S3 A2 A1 A0輸出Y0 Y1 Y2 Y3 Y4 Y5 Y6

10、 Y711111111000000000100001111 00110011 01010101 0111111111 1011111111 1101111111 1110111111 1111011111 1111101111 1111110111 1111111011 用與非門組成的3線8線譯碼器G0G7G6G5G4G3G2G1GSSA0A1A2S1邏輯函數表達式74LS138的引腳圖如下:A0A1A2S3S2S1Y7Y6Y5Y4Y3Y2Y1Y0VCC18916地74LS1384.5 二進制并行加法器二進制并行加法器除能實現二進制加法運算外，還可實現代碼轉換、二進制減法運算，二進制乘法運算，

11、十進制加法運算等功能。1、一位半加器第一步：建立真值表 要完成一位“被加數”與“加數”兩者相加，要產生“本位和”及向高位的“進位”，因此該電路有2個輸入，2個輸出。 設“被加數”，“加數” 分別為A和B； “本位和”與向高位的“進位”分別為SH和 CH。 A BSH CH 0 00 0 0 11 0 1 01 0 1 10 1第二步：寫出最小項之表達式；SH = AB +ABCH = AB第三步：化簡:0 00 1 0 1 01ABCH0 11 0 0 1 01ABSH由卡諾圖可知，已最簡。第四步：畫出電路圖假設只提供原變量，而不提供反變量，用與非門實現該電路。1)SH=AB+AB=AB2)S

12、H=AB+ABCH=ABCH=AB1BSHA&CH&BSHA=11CH&ABSCCO=AB+BB+AB+AA=A(A+B)+B(A+B)=AABBAB邏輯符號:2、一位全加器 要完成一位被加數與加數及低位送來的進位三者相加，產生本位和及向高位的進位，因此該電路有3個輸入，2個輸出。 設“被加數”，“加數”和低位來的進位分別為Ai, Bi, Ci-1, 本位和與向高位的進位分別為Si, Ci.Ai Bi Ci-1Si Ci 0 0 00 00 0 11 00 1 01 00 1 10 11 0 01 01 0 10 11 1 00 11 1 11 1第一步：建立真值表第二步：寫出最小項之表達式；

13、Si=m(1, 2, 4, 7)Ci=m(3, 5, 6, 7)第三步：化簡并轉換成適當形式；100 01 11 1001AiBiCi-1111SiAiBi100 01 11 1001111CiCi-1如果用與非門來實現，則需要9個與非門，3個非門，數量較多。若采用其它門電路，可將輸出函數表達式作適當轉換。第四步：畫出電路圖SiCi&=1=1AiCi-1Bi用半加器實現:Ci-1AiBiSiCiCOCi-1SiCiCOAiBiCO1用半加器實現的電路圖:邏輯符號:例如：與非門的時延一般來說，時延對數字系統是有害的，它會降低系統的工作的速度，還會產生競爭冒險現象。ABt1t1+ tpdt2t2+

14、 tpdF實際上，電信號從任意一點經過任意路徑到達另一點都需要一定時間，我們稱之為時間延遲或簡稱時延。4.6 組合電路的險象1&BCAF&dgeG1G2G3G4AFdegtpd21由于競爭使得電路產生了暫時錯誤輸出稱之為險象。多個信號經不同路徑到達某一點有時間差，稱為競爭。4.9.1 險象的產生電路在時間1和2出現了競爭，并且輸出F在時間2出現了短時的錯誤，即產生了險象，通常把不產生險象的競爭稱為非臨界競爭，而把產生險象的競爭稱為臨界競爭。注意：競爭和險象是對電路的，而不是針對函數的。4.9.2 險象的分類按輸入變化前后輸出是否相等而分為靜態和動態, 按錯誤輸出的極性分為0型和1型。因此有靜態

15、0型, 靜態1型, 動態0型, 動態1型。靜態0型動態0型靜態1型動態1型輸入變化前的輸出輸入變化后的輸出4.9.3 險象的判斷有代數法和卡諾圖檢查是否存在某個變量X，它同時以原變量和反變量的形式出現在函數表達式中；一、代數法：如果上述現象存在，則檢查表達式是否可在一定條件下成為X+X或者XX 的形式，若能則說明與函數表達式對應的電路可能產生險象。險象。解：變量A和C具備競爭的條件, 應分別進行檢查。 檢查C： C發生變化時不會產生險象. 檢查A： 當B=C=1時, A的變化可能使電路產生險象.二、卡諾圖法當描述電路的邏輯函數為與或式時, 可采用卡諾圖來判斷是否存在險象。其方法是觀察是否存在相

16、切的卡諾圖, 若存在則可能產生險象。因此當BD=1，C0時，電路可能由于A的變化而產生險象。00 01 11 1000011110ABCD111111111、利用定理8：給原函數增加冗余項。一、用增加冗余項的方法消除險象在表達式中加上多余的與項或者乘上多余的或項，使原函數不可能在某種條件下險象。險象應該消除, 否則會影響電路的工作。4.9.4 險象的消除例：用增加冗余項的方法消除電路中的險象。解：原電路對應的函數表達式為根據定理8增加冗余項BC，有1&BCAF&dgeG1G2G3G4當B=C=1進, 函數由FAA變成了F1BAC&1&F附加門2、卡諾圖中增加卡諾圈以消除相切.00 01 11

17、1000011110ABCD1111110100010000二、增加慣性延時環節.在電路的輸出端連接一個慣性延時環節，通常是RC濾波器。組合電路x1x2xnFFCRFtFt使用 此方法時要適當選擇時間常數(=RC)，要求足夠大，以便“削平”尖脈沖；但又不能太大，以免使正常的輸出發生畸變。組合電路舉例 某產品的工藝流程有6個階段（A：注入；B：加熱；C：加壓；D：噴氧，E：吹粉；F：取出），共16個工序，假設每個工序所占的時間相等。設計該產品的工藝流程控制電路。1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 160A BC D E F組合電路舉例 最小項產生器計數器工藝流程控制電路abcdABCDEFCPm0m15組合電路舉例 abcdABCFEFabcdABCDEF00001 0 0 0 0 0100