1、電容構造及模型1.1模型電容的基本公式是：式(1)顯示，減小電容器極板之間的距離(d)和增加極板的截面積(A)將增加電容器的電容量。1.2寄生參數與阻抗的頻次特性電容平時存在等效串通電阻(ESR)和等效串通電感2是電容器在不同工作頻次下的阻抗(Zc)。(ESL)二個寄生參數。圖1.2.1降低去耦電容ESL的方法去耦電容的ESL是由于內部流動的電流惹起的，使用多個去耦電容并聯的方式能夠降低電容的ESL影響，而且將兩個去耦電容以相反走向放置在一同，進而使它們的內部電流惹起的磁通量相互抵消，能進一步降低ESL。（此方法合用于任何數目的去耦電容，注意不要侵犯DELL企業的專利）1.3不同電容的參數特性

2、電解電容器一般都有很大的電容量和很大的等效串通電感。由于它的諧振頻次很低，對低頻信號經過較好，而對高頻信號，表現出較強的電感性，阻抗較大，所以只能使用在低頻濾波上。同時，大電容還能夠起到局部電荷池的作用，能夠減少局部攪亂經過電源耦合出去。鉭電容器一般都有較大電容量和較小等效串通電感，因而它的諧振頻次會高于電解電容器，并能使用在中高頻濾波上。瓷片電容器電容量和等效串通電感一般都很小，因而它的諧振頻次遠高于電解電容器和鉭電容器，所以能使用在高頻濾波和旁路電路上。由于小電容量瓷片電容器的諧振頻次會比大電容量瓷片電容器的諧振頻次要高，因此，在選擇旁路電容時不能光采用電容值過高的瓷片電容器。1.4電容并

3、聯改良特性為了改良電容的高頻特性，多個不同特性的電容器能夠并聯起來使用。圖3是多個不同特性的電容器并聯后阻抗改良的效果。1.4.1電容并聯時注意封裝在為每個電容選擇封裝種類時必須謹慎。平時BOM表中會規定所有的無源元器件都要采用相同的尺寸，如都用0805電容。圖10為三只電容并聯后的阻抗與頻次關系。由于每只電容采用相同的封裝，故它們的高頻響應相同。實際上，這就抵消了更小電容的采用！相反，封裝尺寸應當隨同電容值一同微縮，見圖11。電容器的并聯和反諧振2.1反諧振當電容器的電容不足，或許目標阻抗以及插入損耗由于高ESL和ESR難以實現時，可能需要并聯多個電容器，如圖10所示。在這種情況下，必須注意

4、出現在這些電容器中的并聯諧振（稱為反諧振），如圖11所示，能夠看到從電源端的阻抗由于反諧振會趨向于變大。反諧振是發生在兩個電容器間的自諧振頻次不同時的一種現象。如圖12所示，并聯諧振發生在其中一個電容器的電感區以及另一個電容器的電容區的頻次范圍內。并聯諧振造成該頻次范圍的總阻抗增加。因此，在出現反諧振的頻率范圍，插入損耗會變小。圖10電容并聯可能出現反諧振的情況圖11電容器的并聯諧振圖12并聯諧振頻次范圍2.2反諧振的抑制如圖13（a）所示，在電容器間嵌入諧振抑制元件比方鐵氧體磁珠。如圖13（b）所示，匹配電容器的電容以調整自諧振頻次。如圖13（c）所示，縮小電容器之間的間距和使用不同電容的電

5、容器相聯合，電容值的差值低于10:1。圖13（a）所示方法對改良插入損耗相當有效。可是，降低電源阻抗的效果就變小。采用圖13（b）和圖10（c）的方法，能夠減弱反諧振，但要完全抑制反諧振是很難的。如圖13（d）所示，能夠采用低ESL和ESR的高性能電容器來除去反諧振問題。濾波電容、去耦電容和旁路電容3.1三個觀點濾波電容用在電源整流電路中，用來濾除溝通成分。使輸出的直流更平滑。去耦電容的主要功能是提供一個局部的直流電源給有源器件，以減少開關噪聲在板上的流傳和將噪聲引導到地，加入去耦電容后電壓的紋波攪亂會顯然減小。旁路電容起的主要作用是給溝通信號提供低阻抗的通路。用在有電阻連結時，接在電阻兩頭使

6、溝通信號順利經過。3.2濾波電容3.2.1濾波電容的作用電路的電源線與回流線（地線）之間總要連結很多的電容器平時稱為濾波電容。一般情況下，濾波電容（多為電解電容）的作用是過濾掉電流中的低頻信號，但即便是低頻信號，其頻次也分為了好幾個數量級。因此為了適合在不同頻次下使用，電解電容也分為高頻電容和低頻電容（這里的高頻是相對而言）。n-35g的主濾波電容低頻濾波電容主要用于市電濾波或變壓器整流后的濾波，其工作頻次與市電一致為50Hz；而高頻濾波電容主要工作在開關電源整流后的濾波，其工作頻次為幾千Hz到幾萬Hz。當我們將低頻濾波電容用于高頻電路時，由于低頻濾波電容高頻特性不好，它在高頻充放電時內阻較大

7、，等效電感較高。因此在使用中會因電解液的頻繁極化而產生較大的熱量。而較高的溫度將使電容內部的電解液氣化，電容內壓力升高，最終致使電容的鼓包和爆裂。3.2.2電源濾波電容3.2.3濾波電容的選擇濾波電容在開關電源中起著特別重要的作用，怎樣正確選擇濾波電容，尤其是輸出濾波電容的選擇則是每個工程技術人員十分關心的問題。50赫茲工頻電路中使用的普通電解電容器，其脈動電壓頻次僅為100赫茲，充放電時間是毫秒數量級。為獲得更小的脈動系數，所需的電容量高達數十萬微法，因此普通低頻鋁電解電容器的目標是以提高電容量為主，電容器的電容量、損耗角正切值以及漏電流是鑒識其優劣的主要參數。而開關電源中的輸出濾波電解電容

8、器，其鋸齒波電壓頻次高達數萬赫茲，甚至是數十兆赫茲。這時電容量并不是其主要指標，權衡高頻鋁電解電容優劣的標準是“阻抗-頻次”特性。要求在開關電源的工作頻次內要有較低的等效阻抗，同時關于半導體器件工作時產生的高頻尖峰信號擁有優秀的濾波作用。普通的低頻電解電容器在萬赫茲左右便開始體現感性，無法知足開關電源的使用要求。而開關電源專用的高頻鋁電解電容器有四個端子，正極鋁片的兩頭分別引出作為電容器的正極，負極鋁片的兩頭也分別引出作為負極。電流從四端電容的一個正端流入，經過電容內部，再從另一個正端流向負載；從負載返回的電流也從電容的一個負端流入，再從另一個負端流向電源負端。在電源設計中,濾波電容的采用原則

9、是：C2.5/fR其中：C為濾波電容，單位為UF；f為頻次，單位為HzR為負載電阻，單位為自然，這只是一般的采用原則，在實際的應用中，如條件(空間和成本)允許，都采用C5/fR。由于四端電容擁有優秀的高頻特性，為減小電壓的脈動分量以及抑制開關尖峰噪聲提供了極為有利的手段。高頻鋁電解電容器還有多芯的形式，即將鋁箔分紅較短的若干段，用多引出片并聯連結以減小容抗中的阻抗成份。并且采用低電阻率的材料作為引出端子，提高了電容器承受大電流的能力。簡單規則：1、理論上說電源濾波用電容越大越好，一般大電容濾低頻波,小電容濾高頻波。2、可靠的做法是將一大一小兩個電容并聯,一般要求相差兩個數量級以上,以獲得更大的

10、濾波頻段.3、大電容,負載越重，吸收電流的能力越強，這個大電容的容量就要越大4、小電容，憑經驗，一般104即可5、如果你PCB上主要工作頻次比較低的話，加兩個電容就能夠了，一個慮除紋波，一個慮除高頻信號。如果會出現比較大的剎時電流，建議再加一兩個比較大的鉭電容。3.3去耦電容去除在器件切換時從高頻器件進入到配電網絡中的RF能量。去耦電容還能夠為器件提供局部化的DC電壓源，它在減少跨板浪涌電流方面特別有用。3.3.1去耦電容蓄能作用的理解（1）有源器件在開關時產生的高頻開關噪聲將沿著電源線流傳。去耦電容的主要功能就是以減少開關噪聲在板上的流傳和將噪聲引導到地。（2）而實際上，芯片周邊的電容還有蓄

11、能的作用，提供一個局部的直流電源給有源器件，這是第二位的。（這也是為什么很多電路板在高頻器件VCC管腳處放置小電容的原因之一。）你能夠把總電源看作水庫，我們大樓內的家家戶戶都需要供水，這時候，水不是直接來自于水庫，那樣距離太遠了，等水過來，我們已經渴的不行了。實際水是來自于大樓頂上的水塔,水塔其實是一個buffer的作用。如果微觀來看，高頻器件在工作的時候，其電流是不連續的，而且頻次很高，而器件VCC到總電源有一段距離，即便距離不長，在頻次很高的情況下，阻抗Zi*wL+R，線路的電感影響也會特別大，會致使器件在需要電流的時候，不能被實時供給。而去耦電容能夠填補此不足。（3）去耦電容能夠去除高頻

12、如RF信號的攪亂，攪亂的進入方式是經過電磁輻射。我們經常能夠看到，在電源和地之間連結著去耦電容，它有三個方面的作用：一是作為本集成電路的蓄能電容；二是濾除該器件產生的高頻噪聲，切斷其經過供電回路進行流傳的通路；三是防備電源攜帶的噪聲對電路組成攪亂。3.3.2去耦電容的選擇高頻旁路電容一般比較小，根據諧振頻次一般是0.1u，0.01u等，而去耦合電容一般比較大，是10u或許更大，依據電路中散布參數，以及驅動電流的變化大小來確定。數字電路中典型的去耦電容值是0.1F。這個電容的散布電感的典型值是5nH。0.1F的去耦電容有5nH的散布電感，它的并行共振頻次大體在7MHz左右，也就是說，關于10MH

13、z以下的噪聲有較好的去耦效果，對40MHz以上的噪聲幾乎不起作用。1F、10F的電容，并行共振頻次在20MHz以上，去除高頻噪聲的效果要好一些。每10片左右集成電路要加一片充放電電容，或1個蓄能電容，可選10F左右。最好不用電解電容，電解電容是兩層薄膜卷起來的，這種卷起來的構造在高頻時表現為電感。要使用鉭電容或聚碳酸酯電容。去耦電容的采用并不嚴格，可按C=1/F，即10MHz取0.1F，100MHz取0.01F。3.4旁路電容可將混有高頻電流和低頻電流的溝通電中的高頻成分旁路掉的電容，稱做“旁路電容”。旁路電容不是理論觀點，而是一個經常使用的實用方法，電子管或許晶體管是需要偏置的，就是決定工作

14、點的直流供電條件。比方電子管的柵極有關于陰極往往要求加有負壓，為了在一個直流電源下工作，就在陰極對地串接一個電阻，利用板流形成陰極的對地正電位，而柵極直流接地，這種偏置技術叫做“自偏”，可是對（溝通）信號而言，這同時又是一個負反應，為了除去這個影響，就在這個電阻上并聯一個足夠大的電容，這就叫旁路電容。關于同一個電路來說，旁路（bypass）電容是把輸入信號中的高頻噪聲作為濾除對象，把前級攜帶的高頻雜波濾除，而去耦（decoupling，也稱退耦）電容是把輸出信號的攪亂作為濾除對象。3.5去耦電容與旁路電容的區別去耦電容：去除在器件切換時從高頻器件進入到配電網絡中的RF能量。去耦電容還能夠為器件

15、提供局部化的DC電壓源，它在減少跨板浪涌電流方面特別有用。旁路電容：從元件或電纜中轉移出不想要的共模RF能量。這主假如經過產生AC旁路除去無意的能量進入敏感的部分，其他還能夠提供基帶濾波功能（帶寬受限）。我們經常能夠看到，在電源和地之間連結著去耦電容，它有三個方面的作用：一是作為本集成電路的蓄能電容；二是濾除該器件產生的高頻噪聲，切斷其經過供電回路進行流傳的通路；三是防備電源攜帶的噪聲對電路組成攪亂。在電子電路中，去耦電容和旁路電容都是起到抗攪亂的作用，電容所處的地點不同，稱呼就不同樣了。關于同一個電路來說，旁路（bypass）電容是把輸入信號中的高頻噪聲作為濾除對象，把前級攜帶的高頻雜波濾除

16、，而去耦decoupling）電容也稱退耦電容，是把輸出信號的攪亂作為濾除對象。從電路來說，老是存在驅動的源和被驅動的負載。如果負載電容比較大，驅動電路要把電容充電、放電，才能達成信號的跳變，在上漲沿比較陡峭的時候，電流比較大，這樣驅動的電流就會吸收很大的電源電流，由于電路中的電感，電阻（特別是芯片管腳上的電感，會產生反彈），這種電流有關于正常情況來說實際上就是一種噪聲，會影響前級的正常工作，這就是耦合。去耦電容就是起到一個電池的作用，知足驅動電路電流的變化，防備相互間的耦合攪亂。旁路電容實際也是去耦合的，只是旁路電容一般是指高頻旁路，也就是給高頻的開關噪聲提高一條低阻抗泄防途徑。高頻旁路電容

17、一般比較小，根據諧振頻次一般是0.1u，0.01u等，而去耦合電容一般比較大，是10u或許更大，依據電路中散布參數，以及驅動電流的變化大小來確定。去耦和旁路都能夠看作濾波。去耦電容相當于電池，防備由于電流的突變而使電壓下降，相當于濾紋波。詳細容值能夠根據電流的大小、希望的紋波大小、作用時間的大小來計算。去耦電容一般都很大，對更高頻次的噪聲，基本無效。旁路電容就是針對高頻來的，也就是利用了電容的頻次阻抗特性。電容一般都能夠看作一個RLC串通模型。在某個頻次，會發生諧振，此時電容的阻抗就等于其ESR。如果看電容的頻次阻抗曲線圖，就會發現一般都是一個V形的曲線。詳細曲線與電容的介質有關，所以選擇旁路

18、電容還要考慮電容的介質，一個比較保險的方法就是多并幾個電容。高頻旁路電容一般比較小，根據諧振頻次一般是0.1u，0.01u等，而去耦合電容一般比較大，是10u或許更大，依據電路中散布參數，以及驅動電流的變化大小來確定。數字電路中典型的去耦電容值是0.1F。這個電容的散布電感的典型值是5nH。0.1F的去耦電容有5nH的散布電感，它的并行共振頻次大體在7MHz左右，也就是說，關于10MHz以下的噪聲有較好的去耦效果，對40MHz以上的噪聲幾乎不起作用。1F、10F的電容，并行共振頻次在20MHz以上，去除高頻噪聲的效果要好一些。每10片左右集成電路要加一片充放電電容，或1個蓄能電容，可選10F左

19、右。最好不用電解電容，電解電容是兩層薄膜卷起來的，這種卷起來的構造在高頻時表現為電感。要使用鉭電容或聚碳酸酯電容。去耦電容的采用并不嚴格，可按C=1/F，即10MHz取0.1F，100MHz取0.01F。電容的容值計算能夠采用兩種方法確定所需的電容量：一是利用電源驅動的負載計算電容量，二是利用目標阻抗（TargetImpedance）來計算總電容量。4.1利用電源驅動的負載計算電容量去耦的初衷是：無論IC對電流波動的規定和要求怎樣都要使電壓限值維持在規定的允許誤差范圍之內。使用下列表達式可計算出一個IC所要求的去耦電容的電容量C。使用表達式：CU=It?U是實際電源總線電壓所允許的降低，單位為

20、V。I是以A（安培）為單位的最大體求電流；t是這個要求所維持的時間。例設負載（容性）為30pF，要在2ns內從0V驅動到3.3V，瞬態電流為：I=CdV3.3Vdt=30pFx2ns=49.5mA如果共有49.5mA=1.782A36個這樣的負載需要驅動，則瞬態電流為：36X。假定容許電壓波動為：3.3VX2.5%=82.5mV，所需電容量為C=Ixdt/dV=1.782Ax2ns/0.0825V=43.2nF所增加的電容實際上作為抑制電壓漣漪的儲能元件，該電容必須在2ns內為負載提供1.782A的電流，同時電壓下降不能超過82.5mV，因此電容值應根據82.5mV來計算。記著：電容放電給負載

21、提供電流，其本身電壓也會下降，可是電壓下降的量不能超過82.5mV（容許的電壓漣漪）利用電源驅動的負載計算電容量的這種方法沒有考慮ESL及ESR的影響，因此很不精準，可是能夠加深對去耦原理的理解。4.2鑒于目標阻抗的容值計算4.2.1鑒于目標阻抗的PDN設計如圖14所示，鑒于目標阻抗的PDN（電源分派網絡）設計方法將PDN看作一個系統，以平均溝通電流激勵PDN，為使PDN的輸出電壓波動小于電源噪聲容限，PDN的輸入阻抗必須小于目標阻抗。如圖15所示，為了使PDN的輸入阻抗低于目標阻抗，同容量的電容器并聯以獲得平展的輸入阻抗特性。需要多個不一個設計示比方圖16所示。鑒于目標阻抗的PDN設計方法將

22、將PDN設計成知足在感興趣的帶寬范圍內從IC看過去的輸入阻抗小于某一給定的目標阻抗值，以保證電源噪聲能夠控制在系統估算的噪聲容限范圍內。頻次范圍一般為IC的工作頻次。如圖15所示，去耦電容器的應用改變了PDN的輸入阻抗，為了使PDN的輸入阻抗知足目標阻抗的要求，使輸入阻抗低于目標阻抗，需要多個不同容量的電容器并聯以獲得平展的輸入阻抗。鑒于目標阻抗的PDN設計方法利用電容器諧振頻次周圍阻抗達到最小的特性來獲得低輸入阻抗，大容量的體電容器維持低頻輸入阻抗，SMT電容器維持中高頻輸入阻抗，而平面電容、嵌入式電容和片上封裝電容則維持高頻阻抗。去耦網絡的設計是PDN設計最重要的部分，也是PDN設計和噪聲

23、管理的難點。頻域阻抗解析法是平面PDN設計的典型方法。經過PDN的頻域阻抗曲線，能夠清楚地判斷在哪些頻次點上會出現嚴重的電源噪聲。這種分析方法特別有利于解析并設計PDN對SI（信號完整性）和EMI影響。判斷一個PDN設計是否優秀的標準是：在可接受的電源噪聲下，功率獲得實時可靠的傳輸；維持PCB上高速信號的完整性；將系統的電磁輻射控制在可接受的范圍內4.2.2利用目標阻抗計算去耦電容器的電容量在鑒于目標阻抗（targetimpedance）的去耦電容設計方法中，把瞬態電流看作階躍信號，因而有很寬的頻譜，去耦電容必須在這個很寬的頻譜內使電源系統的輸出阻抗低于目標阻抗（targetimpedance

24、）。電容的選擇是分頻段設計的，每一種容值的電容負責一段頻譜范圍，高出這個范圍的，由其他電容負責組成低阻抗路徑。比方：要去耦的電源為1.2V，允許電壓波動為2.5%，最大瞬態變化電流為600mA。利用目標阻抗計算電源系統所需去耦電容器的電容量的步驟如下：第一步：計算目標阻抗第二步：確定穩壓電源電路的頻次響應范圍穩壓電源電路的頻次響應范圍與詳細使用的電源芯片和電路構造有關，平時在DC到幾百kHz之間。這里假定為DC到100kHz。在100kHz以下時，電源電路擁有低的輸出阻抗，能很好的對瞬態電流做出反應。在高于100kHz時，電源電路體現為很高的輸出阻抗，如果沒有外加去耦電容，電源波動將超過2.5

25、%的允許值。第三步：計算bulk（體電容）電容量當頻次處于電容自諧振點以下時，電容器的阻抗可近似表示為：可見，頻次f越高，阻抗越小，頻次越低，阻抗越大。關于電源系統，在感興趣的頻次范圍內，去耦電容的最大阻抗不能超過目標阻抗，因此在頻次f=100kHz點，計算bulk（體電容）所需電容量的大小：第四步：計算bulk（體電容）的最高有效頻次當頻次處于電容自諧振點以上時，電容的阻抗可近似表示為：頻次f越高，阻抗越大，但阻抗不能超過目標阻抗。假定ESL為5nH，則bulk（體電容）的最高有效頻次為：采用一個31.831F的電容，在100kHz到1.6MHz之間，能夠使電源系統的輸出阻抗控制在目標阻抗之

26、下。當頻次高于1.6MHz時，還需要額外的電容來控制電源系統的輸出阻抗。第五步：計算頻次高于1.6MHz時所需電容如果希望電源系統在500MHz以下時都能知足電壓波動要求，就必須控制電容的寄生電感量。必須知足2fLmaxZtarget，所以有：為了在1.6MHz時阻抗小于目標阻抗，需要電容量為：因此每個電容的電容量為1.9894/63=0.0316F。綜上所述，關于這個電源系統，選擇1個31.831F的大電容和63個0.0316F的小電容即可知足要求。注意：以上鑒于目標阻抗（TargetImpedance）的計算，主假如為了說明這種方法的基本源理，實際中不能就這樣簡單的計算了事，因為還有很多問

27、題需要考慮。4.3Xilinx介紹的容值計算方法xilinx企業介紹的去耦電容容值計算方法：介紹使用遠大于1/m乘以等效開路電容的電容值。此處m是在IC的電源插針上所允許的電源總線電壓變化的最大百分數，一般IC的數據手冊都會給出詳細的參數值。等效開路電容定義為：C=P/(fU2)式中：PIC所耗散的總瓦數；UIC的最大DC供電電壓；fIC的時鐘頻次。一旦決定了等效開關電容，再用遠大于1/m的值與它相乘來找出IC所要求的總去耦電容值。然后還要把結果再與連結到相同電源總線電源插針的總數相除，最后求得安裝在每個連結到電源總線的所有電源插針周邊的電容值。4.4初略估算公式去耦電容值的采用并不嚴格，可按

28、微控制器組成的系統，取0.10.01ufC=1/f計算；即之間都能夠。10MHz取0.1uf，對選擇電容的封裝5.1封裝與寄生參數的關系平時，封裝尺寸的選擇依據是：上次用的是什么，或許是否足夠大到適合手工焊接(如果是原型設計)。需要記著的是，等效電路會隨不同的封裝種類而改變。其中主要的是等效串通電感(ESL)。很顯然，只需電容構造保持不變，其電容值也會保持不變。若同一電容采用多種不同封裝種類，那么極板間的連結和外層封裝間的連結必然改變。這會帶來額外的串通電阻和電感。封裝越小，串通寄生參數就越小。為了證實這一趨勢，請參見表4。正如所預期的，等效串通電感將隨著封裝尺寸的減小而不斷減少。特別注意圖7

29、中的1206和0612例子。只管他們的占位面積相同，1206的焊接點在兩頭，而0612的焊接點在兩個長邊。這只是方向上的簡單變化，卻使封裝的內部連結小了很多。令人驚喜的是，ESL降低了95%。在高頻寬電路中，串通電感值決定了旁路電路為電源接腳提供低阻抗的能力上限。5.2電容并聯時注意封裝在為每個電容選擇封裝種類時必須謹慎。平時BOM表中會規定所有的無源元器件都要采用相同的尺寸，如都用0805電容。圖10為三只電容并聯后的阻抗與頻次關系。由于每只電容采用相同的封裝，故它們的高頻響應相同。實際上，這就抵消了更小電容的采用！相反，封裝尺寸應當隨同電容值一同微縮，見圖11。去耦/旁路/濾波電容的布局布

30、線6.1去耦電容器不同安裝地點的影響6.1.1電源、電容與IC的地點關系在圖4所示電路中，去耦電容器C的安裝地點不同，圖7（a）中電容器湊近電源安裝，圖7（b）中集成電路（IC）湊近電源安裝，其去耦合效果是不同的.考慮布線電感，圖7所示電路的等效電路如圖8所示.在圖8（a）中，從電源部分流入的電流，首先經過電感L1在C中積蓄起來，然后再經過L2提供給IC。關于電源的變化和噪聲，電容器C能夠起到很好的去耦作用。在圖8（b）中，由于L2間隔了電容器C與IC的連結，電源的變化和噪聲首先作用于IC，降低了電容器C的去耦作用。6.1.2一個示例電源端存在一個20MHz的噪聲，在數字IC電源端的6mm處安

31、裝一個1FMLCC。在IC電源端15mm處，用示波器測量噪聲抑制效果。如下列圖，藍色為電源模塊，所謂存在分支是指電容與數字IC不在電源模塊的同一側。測量結果能夠看出有分支線路的比沒有分支線路的電壓波動（漣漪）要大很多。能夠看到分支線路的存在，對噪聲抑制有著巨大的影響。6.2電容的擺放關于電容的安裝，首先要提到的就是安裝距離。所有對該芯片去耦的電容都盡量湊近芯片。原因是：如果去耦電容離IC電源引腳較遠，則布線阻抗將減小去耦電容的效力。容值最小的電容，有最高的諧振頻次，去耦半徑最小，因此放在最湊近芯片的地點。容值稍大些的能夠距離稍遠，最外層放置容值最大的。還有一點要注意，在放置時，最好平均散布在芯

32、片的四周，對每一個容值等級都要這樣。平時芯片在設計的時候就考慮到了電源和地引腳的排列地點，一般都是平均散布在芯片的四個邊上的。因此，電壓擾動在芯片的四周都存在，去耦也必須對整個芯片所在地區平均去耦。6.2.1去耦半徑與擺放的關系電容去耦的一個重要問題是電容的去耦半徑。大部分資料中都會提到電容擺放要盡量湊近芯片，多半資料都是從減小回路電感的角度來談這個擺放距離問題。確實，減小電感是一個重要原因，可是還有一個重要的原因大部分資料都沒有提及，那就是電容去耦半徑問題。如果電容擺放離芯片過遠，高出了它的去耦半徑，電容將失去它的去耦的作用。理解去耦半徑最好的辦法就是考察噪聲源和電容補償電流之間的相位關系。

33、當芯片對電流的需求發生變化時，會在電源平面的一個很小的局部地區內產生電壓擾動，電容要補償這一電流（或電壓），就必須先感知到這個電壓擾動。信號在介質中流傳需要一定的時間，因此從發生局部電壓擾動到電容感知到這一擾動之間有一個時間延遲。同樣，電容的補償電流抵達擾動區也需要一個延遲。因此必然造成噪聲源和電容補償電流之間的相位上的不一致。特定的電容，對與它自諧振頻次相同的噪聲補償效果最好，我們以這個頻次來權衡這種相位關系。當擾動區到電容的距離達到/4時，補償電流的相位為，和噪聲源相位恰好差180度，即完全反相。此時補償電流不再起作用，去耦作用失效，補償的能量無法實時送達。為了能有效傳達補償能量，應使噪聲

34、源和補償電流的相位差盡可能的小，最好是同相位的。距離越近，相位差越小，補償能量傳達越多，如果距離為0，則補償能量百分之百傳達到擾動區。這就要求噪聲源距離電容盡可能的近，要遠小于/4。實際應用中，這一距離最好控制在/40-/50之間，這是一個經驗數據。比方：0.001uF陶瓷電容，如果安裝到電路板上后總的寄生電感為1.6nH，那么其安裝后的諧振頻次為125.8MHz，諧振周期為7.95ps。假定信號在電路板上的流傳速度為166ps/inch，則波長為47.9英寸。電容去耦半徑為47.9/50=0.958英寸，大體等于2.4厘米。本例中的電容只能對它周圍2.4厘米范圍內的電源噪聲進行補償，即它的去

35、耦半徑2.4厘米。不同的電容，諧振頻次不同，去耦半徑也不同。關于大電容，因為其諧振頻次很低，對應的波長特別長，因而去耦半徑很大，這也是為什么我們不太關注大電容在電路板上放置地點的原因。關于小電容，因去耦半徑很小，應盡可能的湊近需要去耦的芯片，這正是大部分資料上都會頻頻強調的，小電容要盡可能近的湊近芯片放置。6.3電容的過孔在安裝電容時，要從焊盤拉出一小段引出線，然后經過過孔和電源平面連結，接地端也是同樣。放置過孔的基本源則就是讓這一環路面積最小，進而使總的寄生電感最小。下列圖顯示了幾種過孔放置方法。第一種方法從焊盤引出很長的引出線然后連結過孔，這會引入很大的寄生電感，一定要防備這樣做，這時最糟

36、糕的安裝方式。第二種方法在焊盤的兩個端點緊鄰焊盤打孔，比第一種方法路面積小得多，寄生電感也較小，能夠接受。第三種在焊盤側面打孔，進一步減小了回路面積，寄生電感比第二種更小，是比較好的方法。第四種在焊盤兩側都打孔，和第三種方法相比，相當于電容每一端都是經過過孔的并聯接入電源平面和地平面，比第三種寄生電感更小，只需空間允許，盡量用這種方法。最后一種方法在焊盤上直接打孔，寄生電感最小，可是焊接是可能會出現問題，是否使用要看加工能力和方式。介紹使用第三種和第四種方法。注意：有些工程師為了節儉空間，有時讓多個電容使用公共過孔。任何情況下都不要這樣做。最好想辦法優化電容組合的設計，減少電容數量。關于大尺寸

37、的電容，比方板級濾波所用的鉭電容，介紹用下列圖中的安裝方法。注意：小尺寸電容禁止在兩個焊盤間打孔，因為容易惹起短路。6.4電容的布線6.4.1電容的線寬由于印制線越寬，電感越小，從焊盤到過孔的引出線盡量加寬，如果可能，盡量和焊盤寬度相同。這樣即便是0402封裝的電容，你也能夠使用20mil寬的引出線。引出線和過孔安裝如下列圖，注意圖中的各樣尺寸。6.4.2電源回路布線配合在安放跟去耦電容時需注意電源線和地線的走線,由于這種不適合的,電路板的電子元器件和線路受電磁攪亂的可能性比較大。圖4是不適合的去耦電容布線。如果換成圖5的走線方式,到電路板上電容的電源線和地線彼此靠近。此電路板中電源線和地線的

38、配合比圖4中適合。電路板中電子元器件和線路受電磁攪亂(EMI)的可能性降低了679/12.8倍或54倍。電容器采用及配置原則：7.1采用1，一般在低頻耦合或旁路，電氣特性要求較低時，可采用紙介、滌綸電容器；在高頻高壓電路中，應采用云母電容器或瓷介電容器；在電源濾波和退耦電路中，可采用電解電容器。2，在振蕩電路、延時電路、音調電路中，電容器容量應盡可能與計算值一致。在各樣濾涉及網（選頻網絡），電容器容量要求精準；在退耦電路、低頻耦合電路中，對同兩級精度的要求不太嚴格。3，電容器額定電壓應高于實際工作電壓，并要有足夠的余地，一般采用耐壓值為實際工作電壓兩倍以上的電容器。4，優先采用絕緣電阻高，損耗

39、小的電容器，還要注意使用環境7.2配置原則配置電容能夠抑制因負載變化而產生的噪聲，是印制電路板的可靠性設計的一種常例做法，配置原則如下：（1）電源輸入端跨接一個10100uF的電解電容器，如果印制電路板的地點允許，采用100uF以上的電解電容器的抗攪亂效果會更好。（2）為每個集成電路芯片配置一個0.01uF的陶瓷電容器。如碰到印制電路板空間小而裝不下時，可每410個芯片配置一個110uF鉭電解電容器，這種器件的高頻阻抗特別小，在500kHz20MHz范圍內阻抗小于1，而且漏電流很小（0.5uA以下）。（3）關于噪聲能力衰、關斷時電流變化大的器件和ROM、RAM等存儲型器件，應在芯片的電源線（V

40、cc）和地線（GND）間直接接入去耦電容。4）去耦電容的引線不能過長，特別是高頻旁路電容不能帶引線。5）關于IC的電源,保證每個IC的電源PIN都有一個去耦電容,關于BGACHIP,要求在BGA的四角分別有兩個電容共8個。對走線的電源尤其要注意加濾波電容,如VTT等。這不單對穩定性有影響,對EMI也有很大的影響。（6）關于時鐘線的辦理,如果時鐘線有過孔,在過孔的相鄰地點,地層和電源層之間加一個旁路電容,以保證時鐘線換層后,參照層(相鄰層)的高頻電流的回路連續。旁路電容所在的電源層必須是過孔穿過的電源層,并盡可能地湊近過孔,旁路電容與過孔的間距最大不超過300MIL。（7）時鐘線下面沒有鋪銅。若條件限制實在做不到不穿孔,保證頻次大于等于66M的時鐘線不穿孔,頻次小于66M的時鐘線若穿孔,必須加一個去耦電容形成鏡像通路。電容應用示例8.1(低電流/低頻):帶EEPROM的實時鐘表首先看第一個示例的方框圖，圖12中顯示的是ISL12026。這一系統有3個要求特別注意旁路的分開的地區。請注意的是，我們在議論時假定使用的8引腳SOIC封裝。第一個要旁路的是EEPROM程序陣列。為了辦理編程脈沖，應在電源引腳（SOIC的第8號引腳）處并聯放置兩個電容。首先，用一個小電容(建議容值為0.01uF)