1、主板時鐘Clock概要目錄1、 時鐘的重要性2、主板上的根本時鐘和時鐘分配3、晶振(石英晶體)和晶振電路4、鎖相環PLL變頻電路框圖 附：與主時鐘芯片有關的問題5、接口的時間關系 5.1 接口的類型：開關方式的定義 根本同步時鐘接口 5.3 源同步 5.4 差分時鐘1、 時鐘的重要性 程序執行的節拍控制和系統的工作速度由時鐘決定 硬件設計的根底 存放器級傳送和有限狀態機內部時序控制電路都離不開時鐘 芯片間接口數據的發送與承受要以時鐘為參考 系統的穩定性與時鐘有親密關系選擇控制輸入輸出例：存放器級傳送：兩組存放器間通過組合電路由根本的與/或/非門組成的無反響電路或直接相連。當來時鐘上升邊時，源存

2、放器承受新的輸入，而原來的內容經過選擇控制所選的操作變換，將結果送入目的存放器與源存放器承受新的輸入同時。2、主板上的根本時鐘和時鐘分配主時鐘芯片CPUGMCHDIMMCLK Buf.AGPDIMM南橋PCI總線槽/芯片LPCSI/O實時時鐘 KHzCODEC BITCLK_CODEC12.288MHz (AC97)PlatformLAN connectMHz MHz66/100/133MHz66MHzUSB48MHzISA槽100/133MHz33MHz24/48MHzMHzSYSCLKLAN CLK2.5 /25MHz for 10/100BASE-T 主時鐘芯片MHz晶振MHz周的參考

3、時鐘輸出送ISA槽做OSC信號和南 橋內定時電路(8253)的時鐘。早期 ISAM的三分頻MHz。如今ISA的SYSCLK由 南橋或PCI ISA轉換芯片產生， PCIM)。 決大多數ISA卡用OSC或內部時鐘； 只少數卡用SYSCLK。 SYSCLK頻率可能影響普通鍵盤。 OSC可能影響ISA卡。- 在主時鐘芯片內用鎖相環PLL 變頻電路產生主板的系統總線時鐘 66/100/133MHz和SI/O及USB電路 所用的24/48MHz時鐘- 產生系統總線時鐘 的信號源時鐘 經過分頻電路產生33MHz的PCI總 線時鐘和66MHz的AGP時鐘 2、主板上的根本時鐘和時鐘分配(續) CPU時鐘 -

4、 CPU承受主板系統總線時鐘,通過PLL變頻電路根據倍頻比產生CPU內部的時鐘。對P4還產 生CPU外部總線數據傳輸的時鐘。 DIMM時鐘緩沖 - 為防止DIMM時鐘線與系統時鐘線的關連，減小DIMM時鐘線長度， DIMM時鐘有專門的緩沖 電路，它可與北橋或主時鐘芯片集成，也可單獨。但北橋內要有PLL電路，調整緩沖電路的 輸入時鐘，保證DIMM時鐘與北橋輸出到DIMM信號的同步，及DIMM讀出數據與北橋接收時 鐘的同步。 實時時鐘 - 南橋接32768晶振產生實時時鐘。這信號經215分頻周期為1.00秒，再有秒、分、時、日、月 和年計數器和存放器，組成實時時鐘控制。在休眠時主時鐘芯片不加 -

5、在休眠時主時鐘芯片不加電,僅實時時鐘電路有電。因此實時時鐘輸出作電源管理的時鐘，用 作喚醒的控制。 AC97時鐘 - CODEC芯片接24. 576MHz晶振產生AC97MHz；再經256分頻，產生同步時KHz) LAN時鐘 - PHYMHz晶振產生5MHz/50MHz的LAN時鐘分別用于10Mb/100Mb (10BASE-T/100BASE-T)(對Intel 82562芯片晶振用于產生準確的振蕩頻率；計數器用于整數分頻；PLL變頻電路用于倍頻進步頻率或非整數變頻3、晶振(石英晶體)和晶振電路Quartz壓力壓力Quartz加壓力產生電壓+-加電壓引起收縮晶振 RLC 等效電路R為諧振頻率

6、下內部振動損耗的等效電阻；C1和L為晶體諧振等效串聯諧振的電容和電感；C2為兩電極間的充電電容包括引線和外殼。兩個諧振頻率：串聯諧振頻率f s和并聯諧振頻率f p f s= (LC1)-1/2 /2 ； f a or f p= LC1C2/(C1+C2)-1/2 /2 晶振工作頻帶寬f s- f p 。實際的C2還應包括與引線外殼電容并聯的晶振電路的負載電容CL。由于CL影響 f p ，規定的晶振精度在規定的CL值下測試。關鍵參數：頻率、負載電容、精度、起動功率電極晶體壓電效應3、晶振(石英晶體)和晶振電路續-晶振電路振蕩頻率的精度：除與晶振有關 外，還與負載電容CL及晶振走線有關CL= CL

7、1 x CL2/CL1+CL2+CSCL1、CL2為外接電容；CS為電路的雜散電容，包括反相器的輸入/輸出電容。為保證精度，所購晶振允許的CL要和外接的CL1、CL2匹配并考慮反相器的輸入/輸出電容的影響。QDI主板所用晶振的精度：MHz晶振精度為+/-30ppm；32768Hz晶振精度為+/-20ppm。對實時時鐘意味著一天快慢1.73秒。但由于CL1和CL2容限的影響，實際精度要高于此值。LAN時鐘的精度要求不大于50ppm。- 晶振電路起振：開電時的起振是晶振電路必需注意的問題。反相電路輸入X1和輸出X2 間的高值電阻及接地電容CL1、CL2均有助于電路的起振。對Intel 的ICH芯片

8、實時時鐘的晶 振電路，為了增加電池壽命，減少了內部反相放大電路的功耗電流約2A，但驅動能量小， 因此難以起振。外部增加自偏壓電路。對電阻電容偏壓電路，電池功耗電流小，但偏壓不穩定， 有可能停振。特別是在高溫高濕的環境，更易于停振。對電阻分壓的偏壓電路，偏壓穩定，不 易停振。但電池功耗電流大。- PCB布線的注意點：為減少地線噪音的影響，CL1和CL2先相連，再單點接地。接X1和X2的線 要僅可能短和遠離數字信號線，并適當加寬，減少串擾和分布電感的影 響。時鐘芯片的電源要專門電感、電容濾波。濾波電容要靠近芯片，與 芯片的連接，要防止用過孔。X1X24、鎖相環PLL變頻電路框圖參考時鐘輸入I經N分

9、頻輸出FR FR = FREF / N；壓控振蕩器輸出FVCO 經M分頻輸出FFB FFB = FVCO / M； FVCO經L分頻為變頻輸出FOUT。相位頻率檢測電路PFD比較R與V的相位，根據相位差控制電荷泵。向電容充放電， 改變電容上的電壓。電壓控制振蕩電路VCO根據電容上的電壓調整VCO的振蕩頻率FVCO 。迫使FFB 的 頻率與相位與FR一樣 FR= FFB 。即 FVCO = FREF * M/N ； 變頻輸出 FOUT = FREF * M/NL VCO的電源和地上的干擾會影響每次振蕩的周期，即產生振蕩頻率的抖動Jitter。 因此PLL電路的地和電源要特殊處理。電源用電阻/電感

10、和電容濾波。 假設VCO的輸入電壓以VCO電源為參考，那么VCO輸入處的電容可不接地， 接VCO的電源。PFDVCO分頻比 M分頻比 NFR參考時鐘輸入FREF變頻輸出FVCOFFB分頻比L變頻輸出FOUT4、鎖相環PLL變頻電路框圖續例：Hub Link 的時鐘FFB = FVCO = 1066MHzFDIV1 = 533 MHzFOUT = 266 MHzDIV A = 2DIV B = 2DIV C = 4PFDVCO66 MHzDiv CFVCOFDIV1FOUTFFBDiv ADiv B(VCO振蕩頻率范圍= 1.0-1.5 GHz)實際輸出FDIV2附： 與主時鐘芯片有關的問題變頻

11、 - 主時鐘芯片的輸出信號頻率可由兩種方式更改： 通過跳線 - 在加電時芯片檢測跳線狀態，在加電復位期間得到穩定的頻率輸出。 通過軟件BIOS經由系統管理總線SMB更改芯片內部控制存放器值 接到新存放器值后， 變頻電路需一段時間ms級才能穩定，而AGP和PCI時鐘CPU總線主時鐘鎖相由主時鐘分頻產生， 可能更改分頻比選不同分頻比的電路。這樣AGP和PCI時鐘輸出可能出現毛刺或窄脈沖。因 而變頻過程中主時鐘的不穩定或AGP/PCI時鐘的毛刺均易使系統死機。為系統穩定,防止死機 增加軟件控制復位信號，變頻時最好在這復位期間內。至少暫停系統運行 軟件變頻,選擇防止AGP和PCI的分頻有變化EMI 減

12、少電磁輻射主時鐘芯片采用頻譜展寬(Spectrum)、關閉不用的DIMM/PCI槽時鐘等技術。此 外可控的驅動強度和芯片外接地電容的調整通過改變邊沿斜率也影響EMI。 頻譜展寬：在壓控振蕩器電壓輸入上迭加一低頻小幅度三角波或正弦波電壓，使振蕩器輸出 頻率不固定在很窄的頻帶內，而在規定的范圍內緩慢變化。將頻帶展寬，EMI測試時頻帶窄， 能量峰值高。頻帶展寬，能量峰值低。頻率變化的范圍通常有+0.25%、 0.5%和 - 0.5%。頻 率有正偏時使建立時間的容限減少，易引起死機。中心頻率負偏，可使測試指標略偏低。 不用的DIMM/PCI槽等時鐘控制：每個時鐘輸出有運行/停頓控制。BIOS檢測系統配

13、置后，關 閉系統不用的時鐘輸出。去除了這些時鐘線的輻射。減少了功耗和對地/電源的干擾。系統管理總線SMB- BIOS通過SMB以串行方式訪問時鐘芯片內的控制存放器。除選擇頻率組合； 開/關頻譜展寬功能及選頻率變化范圍；時鐘輸出的運行/停頓控制以外，還可控制時鐘輸出 的強度、偏移和延遲時間等。5、接口的時間關系 5.1 接口的類型：開關方式的定義根本同步時鐘接口源同步接口流水線接口線傳輸時間大于時鐘周期的源同步接口數據CLKCLK數據選通CLK數據驅動數據接收選通接收數據接收數據選通數據驅動1234數據接收1234 數據時鐘混合編碼接口 根本同步時鐘接口普通同步時鐘接口用一共同的時鐘源將時鐘信號

14、送到地址、數據和控制信號的驅動源 芯片和接收端芯片。例如SDRAM時鐘緩沖-北橋-SDRAM芯片；主時鐘芯片-CPU-北橋； 主時鐘芯片-北橋-PCI槽或芯片假設時鐘線的傳輸時間遠小于時鐘周期，驅動源芯片和接收端芯片可用同一時鐘線驅動；MHz時鐘。假設時鐘線的傳輸時間與時鐘周期相比，不能忽略，驅動源芯片和 接收端芯片分別用同一時鐘源，線長需控制的兩條時鐘線驅動。時鐘發生器MCH北橋SDRAM100 MHz100 MHzSDRAM接口時鐘芯片驅動源芯片接收端芯片 根本同步時鐘接口(續) 主要關注要滿足在信號接收端，相對于時鐘的預置建立時間和保持時間的要求. 時間關系分析要考慮走線的傳輸延遲、串擾

15、、時鐘周期的抖動和邊沿的偏移的影響 由器件的規格書可查同步輸出相對于時鐘輸入邊沿的延遲時間TCO的最大max和 最小min值；同步輸入相對于時鐘輸入所需的預置時間Ts和保持時間Th最大和 最小值。 信號完好性模擬計算走線延遲和由時鐘線長度不同所增加的偏移。 同步的概念：保證在一時鐘上升邊產生的信號驅動輸出，一定在下一時鐘上升邊被 接收端電路接收。時鐘的偏移Tskew包括時鐘芯片輸出CLK1和CLK2間的時間差和CLK1到驅動芯片與CLK2到接收端芯片走線延遲時間差。由驅動芯片輸出到接收端輸入的走線延遲時間為TflightTflightTcoTskewTs，Th預置時間偏移抖動同一時鐘源的預置時

16、間 保證驅動芯片時鐘上升邊產生的輸出一定在下一個時鐘上升邊被接收端芯片可靠接收驅動芯片時鐘輸入接收芯片時鐘輸入Tcycle = Tcomax + Tflightmax + Tsmax + Tjitter + Tskew + TmarginTmargin = Tcycle Tcomax Tflightmax Tsmax - Tjitter - TskewTcycle接收芯片信號輸入Tflight驅動芯片信號輸出地址、數據、控制Tco容限Tcycle 限定了系統的最高工作頻率在芯片內部，由于是存放器傳送的同步設計， Tflightmax中除走線外再加上存放器間組合電路的延遲；Tskew為兩存放器時

17、鐘間的偏移Tflightmax 限定了信號驅動源與接收端間走線的最長線長(Skew)(Jitter)Thmax保持時間Skew偏移同一時鐘源的保持時間-保證驅動芯片時鐘上升邊產生的輸出一定不能在本時鐘上升邊被接收端芯片接收驅動芯片時鐘輸入接收芯片時鐘輸入驅動芯片信號輸出地址、數據、控制)Tco接收芯片信號輸入TflightTmargin容限Tcomin + Tflightmin = Tskew + Thmax + TmarginTmargin = Tcomin + Tflightmin - Tskew - ThmaxTflightmin限定了信號驅動源與接收端間走線的最短線長預置時間缺乏導致D

18、-觸發器輸出不穩定-延遲時間加長或不能翻轉。系統的錯誤或者是觸發器數據輸入錯源自軟件的故障或硬件的固定性故障；或者是時間關系的錯誤建立時間或保持時間不滿足要求。它可以是顧定性故障，也可是隨機性故障，特別是時間關系處于臨界狀態時更易出現不穩定的狀態。此時串擾、傳輸匹配、電源和地的噪音易使不穩定的狀態出現。程序的運行可改變串擾、電源和地的噪音的狀態。也可能出現不穩定狀態。也有專門的測試程序復現這種最壞條件。 源同步與信號傳輸方向一樣，驅動源在發數據時，發選通信號。接收端在選通的上升邊和下降邊接收 輸入的數據。這消除了時鐘偏移和信號驅動源與接收端間走線延遲的影響。因此允許比根本同 步時鐘高的數據傳輸

19、頻率。但數據線和對應選通線延遲時間的差異會影響接收數據的可靠性。DDR的數據傳輸、 2X和4X AGP的數據傳輸和南北橋間的Hub Link均用源同步。驅動選通接收數據選通Tva 信號(數據、地址)Tvb Tvb 為驅動端選通邊沿前信號數據/地址穩定的最短時間；Tva驅動端選通邊沿后信號 開場變化的最短時間。 源同步電路驅動源芯片應給出Tvb和Tva；接收端芯片會給出信號輸入相對于選通輸入的建 立時間和保持時間的要求。通過模擬計算信號和選通的走線傳輸延遲時間Tfldata和 Tflst b 。 關注的是這兩個延遲時間的偏移。驅動端：源同步建立時間驅動輸出選通驅動輸出信號 （數據、地址）接收輸入

20、信號 接收輸入選通TvbTflstbTfldataTvb + Tflstbmin = Tfldatamax + Tsetup + TmarginTmargin = Tvb + Tflstbmin - Tfldatamax - Tsetup 走線偏移 Tflskew = Tfldatamax Tflstbmin 容限 Tmargin = Tvb - Tflskew - Tsetup TsetupTmarginThold源同步保持時間驅動輸出選通驅動輸出信號 （數據、地址）接收輸入信號 接收輸入選通Tva + Tfldatamin = Tflstbmax +Thold + TmarginTmarg

21、in = Tva + Tfldatamin - Tflstbmax - Thold 走線偏移 Tflskew = Tflstbmax Tfldatamin 容限 Tmargin = Tva - Tflskew - Thold TvaTfldataTmarginTflstb例：DDR DQ/DQS 寫入1寫入DQ的時序 - DQ源同步到DQS。北橋MCH為驅動源；DDR DRAM芯片為接收端。tSetup_Margin = tDVB(min) + tfltDQS(min) - tDS - tfltDQ(max)tHold_Margin = tDVA(min) + tfltDQ(min) - tD

22、H - tfltDQS(max)例：DDR DQ/DQS 寫入tDVB和 tDVA的窗口對DDR200ns。ns。MCH (晶片和封裝)的影響來自DDR-200規格書來自SI模擬影響的因素有： - 內部PLL的抖動 - 驅動器強度的變化左表未計 - 電源、地的噪音 - 驅動緩沖上升/下降邊的不匹配 - 芯片內部時鐘的偏移 - 測試系統的誤差預留的平安 區連線的影響考慮在走線延遲時間 和偏向內。通過電路傳輸模擬得ns 對DDR-200建立時間和保持時間ns接收端DDR的容限建立時間保持時間不確定區選通不確定區不確定區非匹配源同步例- AGP數據總線數據選通AGP卡主板目的:選通在眼圖中央將眼圖工作區寬度最小化考慮各種最壞情況好的設計需要幾千次各種不同條件的模擬5.4 差分時