1、Spartan-3E家族的體系結構：由5個基本可編程功能元件組成可配置邏輯塊（CLB）: 包括了用作觸發器或鎖存器的執行邏輯電路加存儲 元件結構的可變形的查找表（LUT）。CLB執行多種類的邏輯功能，也包括對數據的存儲。輸入輸出塊（IOB）: 控制IO管腳和器件內部邏輯電路之間的數據流。每個IOB支持雙向的數據傳輸和三態操作。對多種類信號標準的支持，包括了四種高性能的差分標準。DDR寄存器也包括在內。塊狀RAM : 以18Kb 雙口塊的形式提供數據存儲功能。乘法器塊 : 輸入兩個18b 二進制數計算乘積。數字時鐘管理器（DCM）塊 : 提供自校準的完全數字解決方案，用于對時鐘信號進行分配，延遲

2、，倍頻，分頻和移相。互連所有五種功能元件并在它們之間傳輸信號的發達路徑網絡是Spartan-3E家族的特點。每個功能元件都關聯到一個開關矩陣，使得布線有多種連接路徑。Configuration:對Spartan-3E進行編程是通過加載存儲于可靠的、可擦寫的、靜態CMOS配置鎖存器（CCL）里面的配置數據。FPGA的配置數據是存儲于外部的PROM或者是其他非易失性媒體，無論其是否在板上。在上電后，配置數據就寫進FPGA，這有7種不同方式：從賽靈思 Platform Flash PROM 讀取的主動串行方式。從工業標準SPI串行Flash讀取的串行外設接口SPI方式。從工業標準的8或8/16 并行

3、NOR Flash 向上或向下讀取的字節外 設接口BPI方式。被動串行方式，以從處理器下載為典型。被動并行方式，以從處理器下載為典型。邊界掃描（JTAG），以從處理器或系統調試器下載為典型。I/O Capabilities_IO能力Spartan-3E的SelectIO接口支持許多流行的單端和差分標準。表二列舉用戶IO數量和對應于各種器件與封裝的不同組合的可用差分對數量。Spartan-3E支持以下單端標準： 3.3V low-voltage TTL (LVTTL) Low-voltage CMOS (LVCMOS) at 3.3V, 2.5V, 1.8V,1.5V, or 1.2V 3V P

4、CI at 33 MHz, and in some devices, 66 MHz HSTL I and III at 1.8V, commonly used in memory applications SSTL I at 1.8V and 2.5V, commonly used for memory applicationsSpartan-3E支持以下差分標準： LVDS Bus LVDS mini-LVDS RSDS Differential HSTL (1.8V, Types I and III) Differential SSTL (2.5V and 1.8V, Type I) 2.

5、5V LVPECL inputsIOB提供了器件管腳與內部邏輯之間的可編程單向或雙向的接口。與斯巴達3系列芯片的IOB是相似的，但有如下的區別：增加了只輸入block；所有block增加了可編程的輸入延遲；鄰近的IOB可以共享DDR觸發器。單向只輸入block有IOB的完整功能子集。因此它沒有任何連接和邏輯電路作為輸出通路。下面的段落都已經規定任何涉及輸出功能都不會應用于只輸入block。只輸入block的數量隨器件規模而改變，但是絕不會超過總IOB數量的25%。在IOB內有三條主要信號路徑：輸出通路，輸入通路和三態通路。每個通路各有屬于它們自己的一對可用作寄存器或鎖存器的存儲元件。三種主要信

6、號路徑如下：輸入通路從管腳開始運輸數據，通過可選的可編程延遲元件直接到達I線路。延遲元件后，是通過一對存儲元件到達IQ1、IQ2通向內部邏輯。延遲元件能被設置為確保保持時間為零。輸出路徑，從O1和O2線路開始，通過一個多路復用器和一個三態驅動器把數據從內部邏輯帶到IOB的管腳。除了這直接路徑外，還包括由多路復用器提供插入一對存儲元件的選擇。三態通路決定輸出驅動器什么時候為高阻狀態。T1和T2線路把數據從內部邏輯送到一個多路復用器，然后到達輸出驅動器。除了這直接路徑外，還包括由多路復用器提供插入一對存儲元件的選擇。所有信號路徑都要進入IOB，包括那些與存儲元件關聯的，有反相器選項的。所有在這些路

7、徑上的反相器都會自動地收入IOB中。Notes: 1. 所有在IOB內部的控制和輸出通路信號都有反極性選項。2. 以虛線標示的IDDRIN1/ IDDRIN2信號只能以差分對的形式連接到相鄰的IOB，而不是連接到FPGA內部。Input Delay Functions每一個IOB都有可編程的延遲block，可以有選擇性的延遲輸入信號。延遲值是在配置芯片期間一次性建立，在器件運行期間是無法被更改的。輸入延遲元件的主要作用是調整輸入延遲通路以保證當使用全局時鐘控制輸入觸發器時沒有保持時間的要求。默認值是由賽靈思的軟件工具根據器件規模和觸發器所在的具體器件的邊緣自動選擇的。賽靈思ISE軟件會在實現工

8、具生成的映射表報告中指出設置值，并且，時序分析工具會報告因此對輸入時序產生的影響。如果在時鐘通路上使用DCM，那么可以確實地把延遲元件設置為零，這是因為Delay-Locked Loop (DLL) 的自動補償確保了沒有保持時間的需要。同步和異步的值都可以改變，這對于在時鐘或者是數據輸入有額外延遲要求時是很有用的，例如，對于不同類型RAM的接口。Storage Element Functions (存儲元件功能)在每一個IOB里都有三對存儲元件，每一對對應三條通路中的一條。配置每一個存儲元件使其作為邊緣觸發D觸發器（FD）或者是電平觸發的鎖存器（LD）是有可能的。在輸出通路或者是三態通路上的存

9、儲元件對都可以和專用的多路復用器以其發起DDR傳輸。DDR傳輸的實現是通過把數據與時鐘上升沿（SDRAM傳輸模式）進行同步轉變為數據與時鐘上升沿和下降沿都進行同步的方式。這兩個寄存器和一個多路復用器的組合稱為一個DDR D類觸發器（ODDR2）。D : 輸入 ; Q : 輸出 ;CK :時鐘; CE :時鐘使能 ;SR : (置/復位) ； REV (取反) : 配合SR使用,使存儲單元進入SR的相反狀態,If both SR and REV are active at the same time, the storage element gets a value of 0.輸出通路和三態通路

10、的高位寄存器公用一個公共時鐘。OTCLK1時鐘信號驅動輸出通路和三態通路的高位寄存器的CK時鐘輸入。類似地，OTCLK2驅動輸出通路和三態通路的低位寄存器的CK輸入。輸入通路的高位和低位的寄存器有獨立時鐘線路：ICLK1和 ICLK2。OCE使能線路控制輸出通路高位和低位寄存器的CE輸入。類似地，TCE控制三態通路的這兩個寄存器的CE輸入，ICE控制輸入通路的這兩個寄存器。進入IOB的置位/復位（SR）線路和翻轉線路（REV）控制全部6個寄存器.每個存儲元件又支持了如Table 5描述的控制機構：Double-Data-Rate Transmission 雙數據速率傳輸雙重數據速率DDR傳輸描

11、述的是，使信號既和時鐘的上升沿又和時鐘的下降沿進行同步的技術。Spartan-3E器件在全部三個IOB通路中使用兩個寄存器執行DDR操作。在IOB的輸出通路（OFF1 和OFF2）上，一對存儲元件被作為寄存器，與專用的多路復用器結合，組成一個DDR D觸發器（ODDR2）.這個原始的設計允許輸出數據比特與時鐘上下沿同步進行DDR傳輸。DDR操作需要兩個時鐘信號（通常為50%占空比），互為反相。這些信號交替地觸發這兩個寄存器（如下圖）。 DCM 對一個輸入信號做鏡像，然后移相180，于是產生兩個時鐘信號。這種途徑確保這兩個信號的偏差最小。還有一種選擇，IOB內部的反相器可以用來對時鐘信號反相，因

12、此，只需要使用一個時鐘線路，此時這個時鐘的上下沿會相當于觸發DDR觸發器的兩個時鐘。在三態通路上的一對存儲元件（TFF1 和TFF2）也可以和本地的多路復用器組合起來構成一個DDR原語。這使輸出使能和一個時鐘的上下沿同步。這個DDR操作跟輸出通路上的道理一樣。輸入通路的一對存儲元件(IFF1 和IFF2)允許IO接收DDR信號。一個DDR輸入時鐘信號觸發一個寄存器，而反相的時鐘信號則觸發另外一個寄存器。兩個寄存器輪流從輸入信號中捕獲DDR數據比特。擁有這個功能的原語叫做IDDR2.除了高帶寬的數據傳輸，DDR輸出也可以對輸出時鐘信號進行再生，或者鏡像。這種途徑可用于把時鐘和數據一起發送（源同步

13、）。一種類似的途徑是用來再生多個輸出的單個時鐘信號。這些途徑的優點是輸出信號之間的偏差最小。Rerister Cascade Feature 寄存器級聯特性在Spartan-3E家族里，任一IOB的差分對中的輸入存儲元件可以和在另一個IOB的差分對中的輸入存儲元件級聯。這會使得DDR的高速操作執行起來變得更加簡單。新的可用的DDR連接在圖5所示的虛線，并且僅僅在IOB之間的路徑有效，不允許到達FPGA內部。要注意這個特性僅僅是在使用差分IO標準LVDS，RSDS和MINI_LVDS時才有效。IDDR2作為一對DDR輸入，輸入到主IOB的寄存器數據，出現在ICLK1（=D1）的上升沿和ICLK2

14、（=D2）的上升沿。然后，數據傳輸到FPGA的內部。（Figure8）在某些情況下，兩個信號都必須被帶到相同的時鐘區域，典型地為ICLK1。這對于高頻率是有難度的，因為可用的時間僅僅是一個時鐘周期（假定占空比為50%）的一半。 在Spartan-3E器件里，信號D2能夠和相鄰的從IOB的存儲元件級聯。在那里它被ICLK1重新注冊成D2，然后只是送到已經和D1處于相同時鐘區域的FPGA內部。這里，FPGA內部僅僅使用時鐘ICLK1去處理接收的數據。（Figure9）ODDR2作為一對DDR輸出，在OCLK1(=D1)和OCLK2(=D2)的上升沿，主IOB寄存器收到來自FPGA內部的數據。這兩位

15、數據被DDR多路復用器復用到輸出管腳。D2的數據必須在經過OCLK1的時鐘區域到達OCLK2的時鐘區域后使用FPGA的slice觸發器重新同步。在高頻下，布局是關鍵，因為可用的同步信號只有半個時鐘周期。SelectIO Signal Standards_選擇IO信號標準在一個設計里，去定義一個信號傳輸標準，應當把IOSTANDARD屬性設置在一個恰當的值上。為特別優化對差分標準的支持，器件和封裝兩者的每種組合里均指定了具體的IO對。在管腳和區域約束編輯器（PACE）的“顯示差分對”選項里顯示了這些差分對。一個唯一的L-number，管腳名部分，確定了與每個bank關聯的線對。對于每一對，字母P

16、和N分別指定了正和反線。例如，管腳名字IO_L43P_3和IO_L43N_3指示了組成bank3上的線對L43的正和反線。Vcco提供輸出電流，又為片內差分終端提供電源。當使用片內差分終端時，Vcco必須是2.5V。在差分操作時，不對VREF線路作要求。On-Chip Differential Termination_片內差分終端Spartan-3E器件在片內提供了跨在輸入差分接收終端設備上的約為120的差分終端電阻。在Spartan-3E器件里的片內輸入差分終端電阻從內消除了在差分接收電路里常見的100的終端電阻。差分終端電阻用于保證對LVDS，mini-LVDS和SDS的應用。片內差分終端

17、電阻在使用Vcco=2.5V的bank里可用，并且對于特定的輸入管腳是不被支持的。把DIFF_TERM屬性設置為TRUE時使能一對差分IO管腳的差分終端電阻。在UCF文件中，DIFF_TERM屬性使用以下語法:INST DIFF_TERM = “”；Pull-Up and Pull-Down Resistors _ 上拉和下拉電阻每個IOB里可選的上拉和下拉電阻可以強制一個懸空的IO或者是只輸入的管腳處于固定狀態。上拉和下拉電阻經常被用于未使用的IO、輸入和三態輸出管腳上，幾乎也可以用于任何的IO或者只輸入管腳。上拉電阻連接IOB和Vcco。阻抗值由Vcco的電壓值決定。下拉電阻連接IOB和地。 PULLUP 和PULLDOWN屬性和Library原語可以啟用這些可選的電阻。默認情況下，下拉電阻端接所有沒被使用的IO和只輸入管腳。沒被使用的IO和只輸入管腳可以人為調整為上拉或是懸空。要改變沒使用的IO管腳的設置，設置比特流發生器(BitGen)的UnusedPin的選項