1、4 組合邏輯電路4.1組合邏輯電路的分析4.2組合邏輯電路的設計4.3組合邏輯電路中的競爭和冒險4.4常用組合邏輯集成電路4.5組合可編程電路4.6用Verilog HDL描述組合邏輯電路教學基本要求1.熟練掌握組合邏輯電路的分析方法和設計方法2.掌握編碼器、譯碼器、數據選擇器、數值比較器和加法器的邏輯功能及其應用；3.學會閱讀MSI器件的功能表，并能根據設計要求完成電路的正確連接。 4.掌握可編程邏輯器件的表示方法,會用PLD實現組合邏輯電路組合邏輯電路的一般框圖Li = f (A1, A2 , , An ) (i=1, 2, , m)工作特征:組合邏輯電路工作特點:在任何時刻，電路的輸出狀

2、態只取決于同一時刻的輸入狀態而與電路原來的狀態無關。 序 關于組合邏輯電路結構特征:1、輸出、輸入之間沒有反饋延遲通路，2、不含記憶單元二. 組合邏輯電路的分析步驟： 4.1 組合邏輯電路分析1、 由邏輯圖寫出各輸出端的邏輯表達式；2、 化簡和變換邏輯表達式；3、 列出真值表；4、 根據真值表或邏輯表達式，經分析最后確定其功能。根據已知邏輯電路，經分析確定電路的的邏輯功能。一. 組合邏輯電路分析 三、組合邏輯電路的分析舉例 例1 分析如圖所示邏輯電路的功能。1.根據邏輯圖寫出輸出函數的邏輯表達式2. 列寫真值表。 10010110111011101001110010100000CBA00111

3、1003. 確定邏輯功能： 解：輸入變量的取值中有奇數個1時，L為1，否則L為0,電路具有為奇校驗功能。如要實現偶校驗，電路應做何改變？例2 試分析下圖所示組合邏輯電路的邏輯功能。解：1、根據邏輯電路寫出各輸出端的邏輯表達式，并進行化簡和變換。X = A2、列寫真值表X = A真值表 1 1 1 0 1 1 1 0 1 0 0 1 1 1 0 0 1 0 1 0 0 0 0 0 Z Y X C B A000011110011110001011010這個電路邏輯功能是對輸入的二進制碼求反碼。最高位為符號位，0表示正數，1表示負數，正數的反碼與原碼相同；負數的數值部分是在原碼的基礎上逐位求反。3、

4、確定電路邏輯功能真值表 1 1 1 0 1 1 1 0 1 0 0 1 1 1 0 0 1 0 1 0 0 0 0 0 Z Y X C B A0000111100111100010110101、邏輯抽象：根據實際邏輯問題的因果關系確定輸入、輸出變量，并定義邏輯狀態的含義；2、根據邏輯描述列出真值表；3、由真值表寫出邏輯表達式;5、 畫出邏輯圖。4、根據器件的類型,簡化和變換邏輯表達式二、組合邏輯電路的設計步驟 一、組合邏輯電路的設計：根據實際邏輯問題，求出所要求邏輯功能的最簡單邏輯電路。4.2 組合邏輯電路的設計例1 某火車站有特快、直快和慢車三種類型的客運列車進出，試用兩輸入與非門和反相器設

5、計一個指示列車等待進站的邏輯電路，3個指示燈一、二、三號分別對應特快、直快和慢車。列車的優先級別依次為特快、直快和慢車，要求當特快列車請求進站時，無論其它兩種列車是否請求進站，一號燈亮。當特快沒有請求，直快請求進站時，無論慢車是否請求，二號燈亮。當特快和直快均沒有請求，而慢車有請求時，三號燈亮。解：1、 邏輯抽象。輸入信號: I0、I1、I2分別為特快、直快和慢車的進站請求信號且有進站請求時為1，沒有請求時為0。輸出信號: L0、L1、L2分別為3個指示燈的狀態，且燈亮為1，燈滅為0。輸 入輸 出I0I1I2L0L1L2000000110001010001001根據題意列出真值表(2) 寫出各

6、輸出邏輯表達式。L0 = I0輸 入輸 出I0I1I2L0L1L2000000110001010001001真值表2、 根據真值表寫出各輸出邏輯表達式。L0 = I03、 根據要求將上式變換為與非形式4、 根據輸出邏輯表達式畫出邏輯圖。例2 試設計一個碼轉換電路，將4位格雷碼轉換為自然二進制碼?？梢圆捎萌魏芜壿嬮T電路來實現。解：(1) 明確邏輯功能，列出真值表。設輸入變量為G3、G2、G1、G0為格雷碼，當輸入格雷碼按照從0到15遞增排序時，可列出邏輯電路真值表輸出變量B3、B2、B1和B0為自然二進制碼。0 1 1 10 1 0 00 1 1 00 1 0 10 1 0 10 1 1 10

7、1 0 00 1 1 00 0 1 10 0 1 00 0 1 00 0 1 10 0 0 10 0 0 10 0 0 00 0 0 0B3 B2 B1 B0G3 G2 G1 G0輸 出輸 入1 1 1 11 0 0 01 1 1 01 0 0 11 1 0 11 0 1 11 1 0 01 0 1 01 0 1 11 1 1 01 0 1 01 1 1 11 0 0 11 1 0 11 0 0 01 1 0 0B3 B2 B1 B0G3 G2 G1 G0輸 出輸 入邏輯電路真值表(2) 畫出各輸出函數的卡諾圖，并化簡和變換。33GB= =2B+2G3G2G3G+2G3G1B=1G+2G3G1

8、G2G3G1G+2G3G1G=(2G3G)+2G3G1G+2G3G)+2G3G1G=3G2G1G0B=3G2G1G0G(3) 根據邏輯表達式，畫出邏輯圖4.3 組合邏輯電路中的競爭冒險4.3.1 產生的競爭冒險的原因4.3.2 消去競爭冒險的方法4.3 組合邏輯電路中的競爭冒險不考慮門的延時時間考慮門的延時時間,當A=0 B=14.3.1 產生的競爭冒險的原因競爭:當一個邏輯門的兩個輸入端的信號同時向相反方向變化，而變化的時間有差異的現象。冒險:兩個輸入端的信號取值的變化方向是相反時，如門電路輸出端的邏輯表達式簡化成兩個互補信號相乘或者相加，由競爭而可能產生輸出干擾脈沖的現象。4.3.2 消去

9、競爭冒險的方法1. 發現并消除互補變量 A B C 1 & L B = C = 0時為消掉AA，變換邏輯函數式為 )(CABAL+=可能出現競爭冒險。AAF=BCBAACF+=2. 增加乘積項,避免互補項相加 ， 當A=B=1時，根據邏輯表達式有CBACL+=當A=B=1時CBACL+=CBACL+=+ABCCL+=AB 0 1 A 0 0 0 1 0 1 1 1 L B C 00 01 11 10 3. 輸出端并聯電容器 如果邏輯電路在較慢速度下工作，為了消去競爭冒險，可以在輸出端并聯一電容器，致使輸出波形上升沿和下降沿變化比較緩慢，可對于很窄的負跳變脈沖起到平波的作用。420pF 4.4

10、若干典型的組合邏輯集成電路4.4.1 編碼器4.4.2 譯碼器/數據分配器4.4.3 數據選擇器4.4.4 數值比較器4.4.5 算術運算電路1、)編碼器 (Encoder)的概念與分類編碼：賦予二進制代碼特定含義的過程稱為編碼。如：8421BCD碼中，用1000表示數字8如：ASCII碼中，用1000001表示字母A等編碼器：具有編碼功能的邏輯電路。4.4.1 編碼器4.4 若干典型的組合邏輯集成電路能將每一個編碼輸入信號變換為不同的二進制的代碼輸出。 如8線-3線編碼器：將8個輸入的信號分別編成 8個3位二進制數碼輸出。如BCD編碼器：將10個編碼輸入信號分別編成10個4位碼輸出。編碼器的

11、邏輯功能：1、)編碼器 (Encoder)的概念與分類編碼器的分類：普通編碼器和優先編碼器。普通編碼器：任何時候只允許輸入一個有效編碼信號，否則輸出就會發生混亂。優先編碼器：允許同時輸入兩個以上的有效編碼信號。當同時輸入幾個有效編碼信號時，優先編碼器能按預先設定的優先級別，只對其中優先權最高的一個進行編碼。1、)編碼器 (Encoder)的概念與分類二進制編碼器的結構框圖普通二進制編碼器1、編碼器的工作原理 I0 I1 Yn-1 Y0 Y1 1n2-I二進制 編碼器 2n個 輸入 n位二進制碼輸出 (1) 4線2線普通二進制編碼器 (設計)1000010000100001Y0Y1I3I2I1I

12、0 （2）邏輯功能表編碼器的輸入為高電平有效。 （a）邏輯框圖4輸入二進制碼輸出110110001、編碼器的工作原理該電路是否可以再簡化？(2.) 鍵盤輸入8421BCD碼編碼器（分析）代碼輸出使能標志 編碼輸入 輸 入輸 出S0S1S2S3S4S5S6S7S8S9ABCDGS11111111110000011111111101001111111111011000111111110110111111111101110110111111011110101111110111110100111101111110011111011111110010110111111110001101111111110

13、0001該編碼器為輸入低電平有效2. 鍵盤輸入8421BCD碼編碼器功能表 當所有的輸入都為1時，Y1Y0 = ？Y1Y0 = 00無法輸出有效編碼。結論：普通編碼器不能同時輸入兩個已上的有效編碼信號I2 = I3 = 1 , I1= I0= 0時，Y1Y0 = ？Y1Y0 = 00 3. 優先編碼器 優先編碼器的提出： 實際應用中，經常有兩個或更多輸入編碼信號同時有效。 必須根據輕重緩急，規定好這些外設允許操作的先后次 序，即優先級別。 識別多個編碼請求信號的優先級別，并進行相應編碼的邏輯部件稱為優先編碼器。(2)優先編碼器線(42 線優先編碼器)（設計）（1）列出功能表輸 入輸 出I0I1

14、I2I3Y1Y0100000100011010111高低（2）寫出邏輯表達式（3）畫出邏輯電路（略）輸入編碼信號高電平有效，輸出為二進制代碼輸入編碼信號優先級從高到低為I0I3輸入為編碼信號I3 I0 輸出為Y1 Y03321IIIY+=33210IIIIY+=優先編碼器CD4532的示意框圖、引腳圖2 集成電路編碼器CD4532電路圖 優先編碼器CD4532功能表輸 入輸 出EII7I6I5I4I3I2I1I0Y2Y1Y0GSEOLLLLLLHLLLLLLLLLLLLHHHHHHHLHLHHHLHLHLLHHLHHLHLLLHHLLHLHLLLLHLHHHLHLLLLLHLHLHLHLLLL

15、LLHLLHHLHLLLLLLLHLLLHL為什么要設計GS、EO輸出信號？用二片CD4532構成16線-4線優先編碼器,其邏輯圖如下圖所示，試分析其工作原理。 。00 0 0 0 0 0無編碼輸出0。11 0 0 0 00若無有效電平輸入 0 1 1 1那塊芯片的優先級高？1若有效電平輸入。10 1 0 0 00若有效電平輸入 1 1 1 1譯碼器的分類： 譯碼：譯碼是編碼的逆過程，它能將二進制碼翻譯成代表某一特定含義的信號.(即電路的某種狀態)1 譯碼器的概念與分類譯碼器：具有譯碼功能的邏輯電路稱為譯碼器。唯一地址譯碼器代碼變換器將一系列代碼轉換成與之一一對應的有效信號。 將一種代碼轉換成

16、另一種代碼。 二進制譯碼器 二十進制譯碼器顯示譯碼器常見的唯一地址譯碼器： 4.4.2 譯碼器/數據分配器2線 - 4線譯碼器的邏輯電路(分析） LHHHHHLHLHHLHLHHLHHLLHHHLLLLHHHHHY3Y2Y1Y0A0A1E輸出輸 入功能表（1.） 二進制譯碼器n 個輸入端使能輸入端2n個輸出端設輸入端的個數為n，輸出端的個數為M則有 M=2n2、 集成電路譯碼器(a) 74HC139集成譯碼器 (1. )二進制譯碼器LHHHHHLHLHHLHLHHLHHLLHHHLLLLHHHHHY3Y2Y1Y0A0A1E輸出輸 入功能表邏輯符號說明邏輯符號框外部的符號，表示外部輸入或輸出信號

17、名稱，字母上面的“”號說明該輸入或輸出是低電平有效。符號框內部的輸入、輸出變量表示其內部的邏輯關系。在推導表達式的過程中，如果低有效的輸入或輸出變量(如)上面的“”號參與運算(如E變為E )，則在畫邏輯圖或驗證真值表時，注意將其還原為低有效符號。 E1 A 11 1 &Y0Y1Y2Y3A0 Y0Y2Y1Y3EA 1A0 (b) 74HC138(74LS138)集成譯碼器 引腳圖邏輯圖74HC138集成譯碼器邏輯圖74HC138集成譯碼器功能表LHHHHHHHHHHLLHHLHHHHHHLHHLLHHHLHHHHHHLHLLHHHHLHHHHLLHLLHHHHHLHHHHHLLLHHHHHHLH

18、HLHLLLHHHHHHHLHHLLLLHHHHHHHHLLLLLLHHHHHHHHHLHHHHHHHHHXHHHHHHHHHA2 E3輸 出輸 入A1A0LHHHHHHHHHHLLHHLHHHHHHLHHLLHHHLHHHHHHLHLLHHHHLHHHHLLHLLHHHHHLHHHHHLLLHHHHHHLHHLHLLLHHHHHHHLHHLLLLHHHHHHHHLLLLLLHHHHHHHHHLHHHHHHHHHXHHHHHHHHHA2E3輸 出輸 入A1A01、已知下圖所示電路的輸入信號的波形試畫出譯碼器輸出的波形。譯碼器的應用2、譯碼器的擴展用74X139和74X138構成5線-32線譯碼

19、器3線8線譯碼器的 含三變量函數的全部最小項。Y0Y7基于這一點用該器件能夠方便地實現三變量邏輯函數。3、用譯碼器實現邏輯函數。.當E3 =1 ，E2 = E1 = 0時用一片74HC138實現函數首先將函數式變換為最小項之和的形式在譯碼器的輸出端加一個與非門，即可實現給定的組合邏輯函數.數據分配器：相當于多輸出的單刀多擲開關，是一種能將從數據分時送到多個不同的通道上去的邏輯電路。數據分配器示意圖用74HC138組成數據分配器用譯碼器實現數據分配器 010當ABC = 010 時，Y2=DCBA輸 入輸 出E3E2E1A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7LLXXXXHHHHHHHHHL

20、DLLLDHHHHHHHHLDLLHHDHHHHHHHLDLHLHHDHHHHHHLDLHHHHHDHHHHHLDHLLHHHHDHHHHLDHLHHHHHHDHHHLDHHLHHHHHHDHHLDHHHHHHHHHHD74HC138譯碼器作為數據分配器時的功能表 集成二十進制譯碼器 7442功能：將8421BCD碼譯成為10個狀態輸出。 7442功能表十進制數BCD輸入輸 出A3A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7Y8Y90LLLLLHHHHHHHHH1LLLHHLHHHHHHHH2LLHLHHLHHHHHHH3LLHHHHHLHHHHHH4LHLLHHHHLHHHHH5LHLHHH

21、HHHLHHHH6LHHLHHHHHHLHHH7LHHHHHHHHHHLHH8HLLLHHHHHHHHLH9HLLHHHHHHHHHHL對于BCD代碼以外的偽碼（10101111這6個代碼）Y0 Y9 均為高電平。 （2） 集成二十進制譯碼器7442顯示譯碼器 1. 七段顯示譯碼器（1）最常用的顯示器有：半導體發光二極管和液晶顯示器。 共陽極顯示器共陰極顯示器abcdfge顯示器分段布局圖常用的集成七段顯示譯碼器 -CMOS七段顯示譯碼器74HC4511 LTHHLHHHHHLLHHHL9HHHHHHHLLLHHHL8LLLLHHHHHHLHHL7HHHHHLLLHHLHHL6HHLHHLHH

22、LHLHHL5HHLLHHLLLHLHHL4HLLHHHHHHLLHHL3HLHHLHHLHLLHHL2LLLLHHLHLLLHHL1LHHHHHHLLLLHHL0 g f e d c b a 字形 輸 出 輸 入十進 制或功能 D3 D2 D1 D0 BL LECMOS七段顯示譯碼器74HC4511功能表*HHH鎖 存熄滅LLLLLLLHL滅 燈HHHHHHHL燈 測 試熄滅LLLLLLLHHHHHHL15熄滅LLLLLLLLHHHHHL14熄滅LLLLLLLHLHHHHL13熄滅LLLLLLLLLHHHHL12熄滅LLLLLLLHHLHHHL11熄滅 LLLLLLLLHLHHHL10 LT

23、 g f e d c b a 字形輸 出輸 入十進制或功能 BL LE D3 D2 D1 D0CMOS七段顯示譯碼器74HC4511功能表(續)例 由74HC4511構成24小時及分鐘的譯碼電路如圖所示，試分析小時高位是否具有零熄滅功能。4.3.3 數據選擇器1、數據選擇器的定義與功能 數據選擇的功能：在通道選擇信號的作用下，將多個通道的數據分時傳送到公共的數據通道上去的。數據選擇器：能實現數據選擇功能的邏輯電路。它的作用相當于多個輸入的單刀多擲開關，又稱“多路開關” 。4選1數據選擇器2 位地址碼輸入端使能信號輸入端，低電平有效1路數據輸出端（1）邏輯電路數據輸入端（2）工作原理及邏輯功能0

24、 0I30 11 01 1=1=001YS0S1E地址使能輸出輸 入功能表000I0001I1010I2011I374LS151功能框圖D7YYE74HC151D6D5D4D3D2D1D0S2S1S02、集成電路數據選擇器8選1數據選擇器74HC1512、集成電路數據選擇器2個互補輸出端8 路數據輸入端1個使能輸入端3 個地址輸入端74LS151的邏輯圖輸 入輸 出使 能選 擇YYES2S1S0HXXXLHLLLLD0LLLHD1LLHLD2LLHHD3LHLLD4LHLHD5LHHLD6LHHHD73、74LS151的功能表當E=1時，Y=1 。 當E=0時數據選擇器組成邏輯函數產生器控制D

25、i ，就可得到不同的邏輯函數。5、數據選擇器74LS151的應用當D0 =D3=D5 = D7=0D1 =D2=D4= D6=1 時：當D0 =D3=D5 = D7=1D1 =D2=D4= D6=0 時：D7YYE74LS151D6D5D4D3D2D1D0S2S1S0當E=0時：比較Y與L，當 D3=D5=D6=D7= 1 D0=D1=D2=D4=0時，D7E74HC151D6D5D4D3D2D1D0S2S1S0LYXYZ10Y=L例1 試用8選1數據選擇器74LS151產生邏輯函數 解:利用8選1數據選擇器組成函數產生器的一般步驟a、將函數變換成最小項表達式b、將使器件處于使能狀態c、地址信

26、號S2、 S1 、 S0 作為函數的輸入變量d、處理數據輸入D0D7信號電平。邏輯表達式中有mi ,則相應Di =1，其他的數據輸入端均為0?？偨Y:用兩片74151組成二位八選一的數據選擇器 數據選擇器的擴展位的擴展字的擴展 將兩片74LS151連接成一個16選1的數據選擇器， 實現并行數據到串行數據的轉換1. 1位數值比較器(設計) 數值比較器：對兩個1位數字進行比較（A、B），以判斷其大小的邏輯電路。輸入：兩個一位二進制數 A、B。 輸出： FBA=1，表示A大于BFBABA=FBAABBA+=FBA=一位數值比較器真值表10011001010101010000FA=BFABBA輸 出輸

27、入2、2 位數值比較器：輸入：兩個2位二進制數 A=A1 A0 、B=B1 B0能否用1位數值比較器設計兩位數值比較器? 比較兩個2 位二進制數的大小的電路當高位（A1、B1）不相等時，無需比較低位（A0、B0），高位比較的結果就是兩個數的比較結果。當高位相等時，兩數的比較結果由低位比較的結果決定。用一位數值比較器設計多位數值比較器的原則 真值表001010100A0 B0A0 B0A0 = B0A1 = B1A1 = B1A1 = B1010A1 B1FA=BFABA0 B0A1 B1輸 出輸 入FAB = (A1B1) + ( A1=B1)(A0B0)FA=B=(A1=B1)(A0=B0)

28、FAB = (A1B1) + ( A1=B1)(A0B = (A1B1) + ( A1=B1)(A0B0)FA=B=(A1=B1)(A0=B0)FAB = (A1B1) + ( A1=B1)(A0BIABFA B3HLLA3 B2HLLA3 = B3A2 B1HLLA3 = B3A2 = B2A1 B0HLLA3 = B3A2 = B2A1 = B1A0 FBAFBA=高位片輸出低位片B3A3B0A0B7A7B4A4用兩片74LS85組成16位數值比較器（串聯擴展方式）。高位片 輸出低位片B3A3B0A0B7A7B4A4B11A11B8A8B15A15B12A12采用串聯擴展方式數值比較器用7

29、4HC85組成16位數值比較器的并聯擴展方式。B3A3B0A0B7A7B4A4B11A11B8A8B15A15B12A12輸出4.4.5 算術運算電路 在兩個1位二進制數相加時，不考慮低位來的進位的相加 -半加 在兩個二進制數相加時，考慮低位進位的相加 -全加 加法器分為半加器和全加器兩種。半加器全加器1、半加器和全加器兩個4 位二進制數相加:（1） 1位半加器（Half Adder） 不考慮低位進位，將兩個1位二進制數A、B相加的器件。 半加器的真值表 邏輯表達式1000C011110101000SBA 半加器的真值表BABAS+=如用與非門實現最少要幾個門?C = AB 邏輯圖（2） 全加

30、器（Full Adder） 1110100110010100全加器真值表 全加器能進行加數、被加數和低位來的進位信號相加，并根據求和結果給出該位的進位信號。111011101001110010100000CSCBA 你能用7415174138設計全加器嗎? 用這兩種器件組成邏輯函數產生電路,有什么不同? 于是可得全加器的邏輯表達式為加法器的應用1110100110010100全加器真值表 111011101001110010100000CSCBAABC有奇數個1時S為1；ABC有偶數個1和全為0時S為0。-用全加器組成三位二進制代碼奇偶校驗器用全加器組成八位二進制代碼奇偶校驗器，電路應如何連接

31、？（1）串行進位加法器如何用1位全加器實現兩個四位二進制數相加？ A3 A2 A1 A0 + B3 B2 B1 B0 =?低位的進位信號送給鄰近高位作為輸入信號，采用串行進位加法器運算速度不高。2、多位數加法器0定義兩個中間變量Gi和Pi ： Gi= AiBi （2）超前進位加法器 提高運算速度的基本思想：設計進位信號產生電路，在輸入每位的加數和被加數時，同時獲得該位全加的進位信號，而無需等待最低位的進位信號。定義第i 位的進位信號（Ci ）：Ci= GiPi Ci-1 4位全加器進位信號的產生：C0= G0+P0 C-1 C1= G1+P1 C0C1 = G1+P1 G0+ P1P0 C-1

32、 C2= G2+P2 C1 C2 = G2+P2 G1+ P2 P1 G0+ P2 P1 P0C-1 C3= G3+P3 C2 = G3+P3 （G2+ P2 C1 )=G3+P3 G2+P3P2 C1 =G3+P3 G2+P3P2 (G1+ P1C0 ) C3 =G3+P3 G2+P3P2 G1+ P3P2 P1 (G0+ P0C-1)Gi= AiBiCi= GiPi Ci-1 集成超前進位產生器74LS182邏輯圖邏輯符號超前進位集成4位加法器74LS283 74HC283邏輯框圖 74HC283引腳圖74HC283邏輯框圖4. 超前進位加法器74LS283的應用例1. 用兩片74LS28

33、3構成一個8位二進制數加法器。在片內是超前進位，而片與片之間是串行進位。8421碼輸入余3碼輸出1100例. 用74283構成將8421BCD碼轉換為余3碼的碼制轉換電路 。8421碼余3碼000000010010001101000101+0011+0011+0011CO3 減法運算 在實際應用中，通常是將減法運算變為加法運算來處理，即采用加補碼的方法完成減法運算。若n位二進制的原碼為N原，則與它相對應的2 的補碼為N補=2N N原補碼與反碼的關系式N補=N反+1設兩個數A、B相減，利用以上兩式可得A B=A+B補2n=A+B反+12n1）AB 0的情況。2）AB 0的情況。 結果表明，在AB

34、 0時，如加補進位信號為1，所得的差就是差的原碼。在AB =右移左移位運算符與縮位運算的比較 A：4b1010 、B：4b1111，AB= 1010 AB= 0101A|B= 1111 A&B= 1010A = 0101B = 0000 位運算A=1B=1A=0B=0|A=1|B=0&A=1&B=1&A=1&0&1&0=0 縮位運算對同一個操作數的重復拼接還可以雙重大括號構成的運算符例如4A=4b1111，2A,2B,C=8b11101000。作用是將兩個或多個信號的某些位拼接起來成為一個新的操作數，進行運算操作。位拼接運算符設A=1b1，B=2b10，C=2b00則B,C4b1000A,B1

35、,C03b110A,B,C,3b101=8b11000101。一般用法：condition_expr?expr1:expr2;條件運算符是三目運算符，運算時根據條件表達式的值選擇表達式。首先計算第一個操作數condition_expr的值，如果結果為邏輯1，則選擇第二個操作數expr1的值作為結果返回，結果為邏輯0，選擇第三個操作數expr2的值作為結果返回。2、數據流建模舉例連續賦值語句的執行過程是：只要邏輯表達式右邊變量的邏輯值發生變化，則等式右邊表達式的值會立即被計算出來并賦給左邊的變量。注意，在assign語句中，左邊變量的數據類型必須是wire型。 數據流建模使用的基本語句是連續賦值

36、語句assign ，該語句用于對wire型變量進行賦值，它由關鍵詞assign開始，后面跟著由操作數和運算符組成的邏輯表達式。 2選1數據選擇器的連續賦值描述是： wire A,B,SEL,L; /聲明4個連線型變量assign L=(A & SEL)|(B & SEL); /連續賦值/Dataflow description of a 2-to-4-line decoder，module decoder_df (A1,A0,E,Y); input A1,A0,E; output 3:0 Y; assign Y0 = (A1 & A0 & E); assign Y1 = (A1 & A0 & E); assign Y2 = (A1 & A0 & E); assign Y3 = (A1 & A0 & E); endmodule /Dataflow description of 2-to-1-line multiplexermodul