1、長江(chn jin)大學工程技術學院(xuyun)畢業論文 學 院： 專業(zhuny)班級： 學 號： 姓 名： 指導教師： 輔導教師： _學年 _年_月 至 _年_月基于 VHDL 的函數信號發生器的仿真(fn zhn)設計【摘 要】數字技術和計算機技術已經廣泛運用于工業、農業、醫學、教育、軍事(jnsh)、生活等各個領域，其應用之深之廣令人驚嘆。電子設計自動化技術已日趨成為現代電子設計技術的核心，這種技術又稱為 EDA（Electronic Design Automation）技術。EDA 技術基于硬件描述語言 HDL。VHDL 是 HDL 的一種，并廣泛應用在電子設計中。鋸齒波、三角

2、波、方波、正弦波等多種波形均可以從函數信號發生器中產生。我們在電路實驗中也廣泛運用到函數信號發生器。本文基于 VHDL 語言設計各個波形產生模塊，然后在 QUARTUS II 軟件上實現波形的編譯及仿真，通過四選一數據選擇器選擇輸出三角波、鋸齒波、矩形波或正弦波中的一種(y zhn)規定波形，并采用調頻模塊和調幅模塊進行調頻調幅，可以產生多種波形。【關鍵詞】：函數信號發生器；EDA 技術；VHDL；QUARTUS II 軟件目錄1 基于VHDL的函數信號發生器的設計 1.1信號發生器的發展現狀 1.2研究信號發生器目的和意義 1.3主要研究設計內容、關鍵問題及解決思路 1.3.1主要研究內容

3、1.3.2關鍵問題1.3.3解決思路2系統設計 2.1設計要求與任務 2.2設計方案 2.3相關模塊介紹 2.3.1時鐘脈沖與復位 2.3.2調頻與調幅 2.4相關組合對應關系3 系統仿真 3.1相關工具簡介 3.2波形數據產生模塊 3.2.1鋸齒波 3.2.2三角波 3.2.3方波 3.2.4正弦波4 調控模塊 4.1波形輸入控制模塊 4.2波形輸出控制模塊 4.3頻率控制模塊 4.4幅度控制模塊5 結果分析6 結論 前言(qin yn) 信號發生器也被稱為信號源或振蕩器，被廣泛應用于生產實踐與科學技術。設計(shj)方面,函數波形發生器分為模擬及數字合成式。 函數發生器，又稱波形發生器。它

4、能產生某些(mu xi)特定的周期性時間函數波形（主是正弦波、方波、三角波、鋸齒波和脈沖波等）信號。頻率范圍可從幾毫赫甚幾微赫的超低頻直到幾十兆赫。除供通信、儀表和自動控制系統測試用外，還泛用于其他非電測量領域。函數信號發生器實物圖如圖 1 所示。本設計基于 VHDL 來設計制作多功能函數信號發生器。該信號發生器可以生鋸齒波、三角波、方波、正弦波形中的任意一種。同時具有幅度、頻率可的功能，其中調幅分為 1、1/2、1/4、1/8 調幅，調頻分為 2、4、8、16 分頻。圖 1 函數(hnsh)信號發生器1 信號(xnho)發生器的了解 1.1信號發生器的發展(fzhn)現狀信號發生器也叫波形發

5、生器，它是一種信號源。需用到波形發生器的地方很多,包括電參數的測量。信號發生器在通信、雷達和現代儀器儀表等方面應用普及，在電子測量設備中需提供準確技術要求，是最普通、最基本也是應用最廣泛的電子儀器之一。在現代的電子測量中，我們之所以不會選用傳統的信號發生器，是因為它們獲得所需頻率主要依靠諧振法。它們具有較寬的頻率范圍，并且結構簡單。這種信號發生器無法生成任意波形，其頻率穩定性和準確度差。在這現代電子技術飛速發展的時代，波形發生器不僅要求能產生鋸齒波，方波，三角波，正弦波等標準波形，還可根據要求產生任意波形，要求輸出波形的質量好，準確度、穩定度及分辨率高，頻率轉換速度快，輸出頻率范圍寬且波形相位

6、連續等。這些高性能要求的提出，促進了設計者對信號發生器的進一步研制。當前信號發生器的總趨勢是向著寬頻率，高精度，多功用，自動化和智能化發展的。我國已經開始研制函數信號發生器，并取得了可喜的成績。但總的來說，我國的函數信號發生器還沒有形成真正的產業。就目前國內的成熟產品來看，多為一些PC儀器插卡，獨立的儀器和VXI系統的模塊很少，并且我國目前在函數信號發生器的種類和性能與國外同類產品存在較大的差距，因此加緊對函數信號發生器的研制顯得迫在眉睫。1.2 研究信號發生器目的和意義 函數信號發生器作為一種常見的電子儀器設備，既能夠構成獨立的信號源，也是高性能的網絡分析儀，頻譜儀以及自動測試裝備的組成部分

7、。函數信號發生器是各種測試和實驗過程中不可缺少的工具，在通信，測量，雷達，控制等領域應用十分廣泛。不論是在生產，科研和教學上，函數信號發生器都是電子工程師信號仿真實驗的最佳工具。而且，函數信號發生器的設計方法越來越多，設計技術也越來越先進，隨著我國經濟和科技的飛速發展，對相應的測試儀器和測試手段也提出了更高的要求，因此開發研究函數信號發生器具有重大的意義。 在如今的社會，電子科技發展迅猛，傳統的模擬振蕩電路已經滿足不了現代電子技術的需求，由純粹物理器件構成的傳統的設計方法存在許多弊端，如：體積較大，重量較沉，移動不方便，信號失真大，波形較為單一，波形形狀調節過于死板，無法滿足用戶對精度，便攜性

8、，穩定性等的要求。研究設計出具有頻率穩定，準確，波形質量好，輸出(shch)頻率范圍寬，便攜性好的函數信號發生器具有更好的市場前景。目前市場上的信號發生器大多由純硬件搭接而成，通常(tngchng)是單函數發生器，而且頻率不高，失真大，工作不穩定，不易調試，用集成電路芯片的函數信號發生器，可以達到很高的頻率，而且可以產生多種波形的信號，但是電路復雜不易調試，本次設計基于VHDL語言，利用QuartusII開發環境，完成信號發生器的編譯與仿真，可以通過四選一數據選擇器選擇輸出四種波形中的任意一種，并具有一定的調頻調幅功能。1.3 主要研究（設計(shj)）內容，關鍵問題及解決思路1.3.1 主要

9、研究內容 基于VHDL語言設計完成出一個函數信號發生器，通過對輸入信號的選擇，則確定輸出鋸齒波，三角波，方波，正弦波四種信號中的任意一種。這種數據選擇可以通過四選一數據選擇器來實現。設計中加入調頻調幅模塊，形成頻率，幅度可控的函數信號發生器。波形選擇及頻率，幅度選擇采用產生高低電平的撥碼開關來控制。本次設計通過QuartusII軟件進行波形的仿真，從而完成整個設計。本次設計的任務： （1）對函數信號發生器完成VHDL語言描述； （2）利用EDA開發系統及QuartusII軟件實現函數信號發生器的設計； （3）根據整體電路的工作原理，完成各個子模塊的設計與實現； （4）該函數信號發生器能夠產生鋸

10、齒波，三角波，方波，正弦波四種信號； （5）波形之間的轉換及波形信號的頻率和幅度可以通過按鍵進行調節。本次設計的函數信號發生器系統主要分為輸入部分，頻率調節部分，幅度調節部分和波形轉換部分。系統原理框圖如下圖2所示：波形選擇復位Reset時鐘Clk調頻輸入控制調幅鋸齒波三角波方 波正弦波圖21.3.2 關鍵問題 本次設計是基于(jy)VHDL的函數信號發生器的設計，因此，波形數據產生模塊和波形輸入控制模塊的設計及流程圖在本系統中具有相當(xingdng)重要的地位，波形數據產生模塊和波形輸入控制模塊設計的不合理將會增加開發的難度和復雜度，甚至整個設計失敗。所以，如何設計出合理的波形數據產生模塊

11、和波形輸入控制模塊，是研究本系統的關鍵。 在波形數據產生模塊(m kui)和波形輸入控制模塊的設計之前，就需要了解各個功能模塊之間的關系，通過各個模塊之間的關系來設計合理的波形數據產生模塊和波形數據輸入模塊。我們所需的四種波形信號通過VHDL語言編譯設計出來，并設計出合理的波形輸入控制模塊。1.3.3 解決思路波形數據產生模塊利用VHDL語言編譯設計出我們所需要的四種波形，鋸齒波，三角波，方波，正弦波，通過QuaryusII軟件編譯調試，調試成功后下載至實驗裝置的芯片上。波形輸入控制模塊由一個四選一的數據選擇器端組成。其設計流程圖如下圖3：開始輸入選擇選擇對應輸入波形時鐘信號結束圖32 系統(

12、xtng)設計2.1 設計要求(yoqi)與任務2.1.1本次(bn c)設計的要求：通過對輸入信號的選擇，則確定輸出鋸齒波、三角波、方波、正弦波四種信號中的任意一種。設計中加入調頻調幅模塊，形成幅度、頻率可控的函數信號發生器數據，選擇可以通過 4 選 1 數據選擇器來實現。波形選擇及頻率、幅度選擇采用產生高低電平的撥碼開關來控制。通過 Altera 公司的 Quartus I 9.1 軟件進行波形的仿真，從而完成整個設計。2.1.2本次設計的任務： （1）對函數信號發生器完成 VHDL 語言描述； （2）利用 EDA 開發系統及 Quartus I 9.1 軟件實現函數信號發生器的設計； （

13、3）根據整體電路的工作原理，完成各個子模塊的設計與實現； （4）該函數信號發生器能夠產生鋸齒波、三角波、方波、正弦波四種信號； （5）波形之間的轉換及波形信號的頻率和幅度可通過按鍵進行調節。 2.2 設計方案 函數信號發生器有多種實現方法，但我們要選擇一種精度高且易于實現的方法，以此來提高本次設計的實用性。方案一：用分立元件組成的函數發生器。方案二：可以由晶體管、運放(yn fn) IC 等通用器件制作，更多的則是用專門的函數信號發生器 IC 產生。方案三：通過(tnggu)單片機控制 D/A，輸出四種波形。方案四：利用專用直接數字合成 DS 芯片的函數發生器，能產生任意(rny)波形并達到很

14、高的頻率。方案五：用 VHDL 語言編寫程序，調試成功后下載至實驗裝置的芯片上。此種方案完全可以生成設計要求的 4 種波形，而且通過軟件仿真可以直觀的觀測到輸出的波參數，方便調試和更改波形參數，外圍電路簡單，減少器件損耗，精度高。因此在本次設計中我們選擇了 VHDL。本次設計基于 VHDL 語言來設計制作一個函數信號發生器，利用 Quartus II開發環境進行編譯仿真，使該信號發生器可以產生鋸齒波、三角波方波、正弦波形中的任意一種。同時具有幅度、頻率可調的功能，其中調幅分為 1、1/2、1/4、1/8 調幅，調頻分為 2、4、8、16 分頻。因此，本次設計的函數信號發生器系統主要分為輸入部分

15、、頻率調節部分、幅度調節部分和波形轉換部分。2.3 相關模塊介紹2.3.1 時鐘脈沖與復位 時鐘脈沖（clk）：脈沖信號是一個按一定電壓幅度，一定時間隔連續發出的脈沖信號。此信號在同步電路當中，扮演計時器的角色，并組成電路的電子組件。只有當同步信號到達時，相關的觸發器才按輸入信號改變輸出狀態，因此使得相關的電子組件得以同步運作8，9。復位（rest）：在電路中有時會有清空數據的需要，此時復位鍵就可以使其回到某種狀態。2.3.2 調頻與調幅 調頻（FM），就是高頻載波的頻率不是一個常數，是隨調制信號而在一定范圍內變化的調制方式，其幅值則是一個常數。與其對應的，調幅（AM）就是載頻的頻率是不變的，

16、其幅值隨調制信號而變10。本次設計中調幅分為1、/2、1/4、1/8調幅，調頻分為2、4、8、16分頻。2.4 相關組合對應關系 本次設計中 K1鍵則為 rest 復位鍵，K2、K3鍵則為頻控按鍵，K4、K5鍵則為幅控按鍵。K6、K7鍵則為波形選擇按鍵。各組合鍵的鍵值與對應波形關系如圖4，圖5，圖6所示：圖4 頻控按鍵圖5 幅控按鍵(n jin)圖6波形選擇(xunz)按鍵3 系統(xtng)仿真3.1 相關工具(gngj)簡介 VHDL：一種硬件(yn jin)描述語言，于 1983 年由美國防部（DOD）發起創建，由 IE（Instiue of Electrialnd Electronic

17、s Engiers）進一步發展，并在 1987 年發布“IE 標準 1076”版本。自此之后，各種各樣的新的 VHDL 設計環境相繼推出。VHDL 廣泛應用于電子設計領域，并逐步取代了原有的非標準硬件描述語言。VHDL 支持的設計方法種類多樣，自頂向下（Top to Down）和基于庫（LibrayBased）便是兩種典型的設計方法。VHDL 使用的源代碼簡潔明了，不管是簡單的還是復雜的設計，VHDL 都可以清楚的描述并完整它。隨機電路，同步電路抑或是異步電路，在設計方面使用 VHDL 則顯得方便多了。VHDL 具有功能強大，設計靈活的特點。它可以通過層細化的方式生成不同的模塊，再把各個模塊連

18、接成頂層電路，供以后的設計使用。 QUARTUS II：基于 Altera 公司的 Quartus II 軟件。Altera 公司的 Quartus II 是一種可編程邏輯的設計環境，因為其強大的設計能力和易于使用的直觀的界面，而受到越來越多的數字系統設計人員的歡迎。Quartus II 經過不斷升級，目前最高版本已經升到 12.。然而有的版本的Quartus II 有明顯的漏洞，所以無法深入。本次設計將使用 Quartus II 9.1 版本。Quartus II 開始界面如圖 7 所示。圖7 QuartusI I 9.1版本3.2 波形(b xn)數據產生模塊3.2.1 鋸齒(jch)波

19、鋸齒波的設計(shj)（這里只設計鋸齒波的遞增波形）是基于 VHDL 語言進行編程，主要使用到 if 語句。clk 為上升沿時，計數器才加1，否則與前一狀態保持不變。并且對其進行0-25的序列遞增，因此輸出信號周期為時鐘周期的256倍。設計流程圖如圖8所示：圖8 鋸齒波設計流程圖按流程圖進行設計，并對此封裝成塊。封裝圖如圖9所示：圖9 鋸齒波封裝圖塊本文設計的函數信號發生器的頻率即晶振頻率20MHz，其周期則是50ns。本次設計中設置不同的時鐘周期，以輸出不同頻率的波形，再通過二、四、八、十六分頻來得到更多的波形，便于對輸出波形的仿真及對其周期的清晰觀察。本文設計的函數信號發生器的幅度由硬件的

20、幅度決定。通過對程序語句的調試，設置時鐘周期為10ns,得到如圖10所示波形圖：圖10 鋸齒波信號(xnho)仿真3.2.2 三角(snjio)波 三角波的設計同樣基于 VHDL 語言，主要使用 if 語句，先進行0-255的序列遞增，然后再對得到的序列進行255-0的序列遞減。而三角波則正好是遞增波形與遞減波形相結合而得到的。程序中 a 為內部節點信號，同時也作為(zuwi)遞減信號。當 a 為0時，為遞增階段，計數器加1；a 為1時，為遞減階段，計數器減1。設計流程圖如圖11所示：圖11 三角(snjio)波設計流程圖按流程圖進行(jnxng)設計，并對此封裝成塊。封裝圖如圖12所示：圖1

21、2 三角(snjio)波封裝圖塊三角波程序調試至無語法錯誤后，設時鐘周期為50ns。仿真得到如圖13所示波形圖：圖13 三角波信號仿真 3.2.3 方波 方波的設計也是基于 VHDL 語言，主要采用 if 語句編寫程序，每次當計數第64次時便翻轉一次，由此產生方波信號，其周期為輸入時鐘信號周期的128倍。程序語句中把 a 同樣設置成內部節點信號，計數器從0計到15后一個循環，立即對 a 取反，則 a 會在0與1之間變換。設計流程圖如圖14，圖15所示：圖14 方波設計(shj)流程圖（1）圖15方波設計(shj)流程圖（2）按流程圖進行(jnxng)設計，并對此封裝成塊。封裝圖如圖16所示：圖

22、16 方波封裝圖塊方波調試(dio sh)后，設置時鐘周期為50ns,得到波形圖如圖17所示：圖17方波信號(xnho)仿真3.2.4 正弦波正弦波的設計基于 VHDL 語言，編程語句中涉及到 if 語句與 case 語句。由于 VHDL 語言程序仿真結果為數字信號波形，而正弦波是模擬信號波形。因此，實驗中采取對信號進行等間距采樣(ci yn)，來等效正弦信號的波形。程序的采樣點為64個，等效為近似的正弦波形。設計流程圖如圖18所示： 圖18 正弦波設計(shj)流程圖按流程圖進行(jnxng)設計，并對此封裝成塊。封裝圖如圖19所示：圖19 正弦波封裝圖塊對正弦波程序進行調試設置(shzh)

23、時鐘頻率為30ns得到如圖20所示波形圖:圖20 正弦波信號(xnho)仿真 程序根據正弦波采樣取點，得到了以上仿真波形。因為正弦波形仿真中的取點是按照(nzho)正弦函數圖取得，無法找到準確的規律，也就不能用循環來完成，相對于前面鋸齒波、三角波及方波等波形的設計較難一些。因此，程序中還會運用到 case 語句，通過查表的方法來實現輸出正弦波。4 調控(dio kn)模塊4.1 波形輸入控制模塊波形輸入控制模塊由一個4選1的數據選擇器端組成。設計流程圖如圖21所示：圖21 波形輸入控制設計流程圖按流程圖進行(jnxng)設計，并對此封裝成塊。封裝圖如圖22所示：圖22 波形(b xn)輸入控制

24、封裝圖塊波形輸入控制(kngzh)模塊經編譯無誤后。得如圖23所示仿真圖： 圖23 波形輸入控制模塊波形仿真 當 a1010時，選擇 y2。4.2 波形輸出控制模塊 在本設計中采用使用軟件編程生成模塊的方式實現數據四選一的功能。程序中，為每一種波形分配一個通道，并為之賦予唯一的代碼，當在 s0,1端輸入不同的代碼時，被選中的通道打開，響應的波形發生模塊產生波形。設計流程圖如圖24所示：圖24 四選一數據(shj)選擇器設計流程圖按流程圖進行(jnxng)設計，并對此封裝成塊。封裝圖如圖25所示：圖25 四選一數據(shj)選擇器封裝圖塊波形輸出控制模塊經編譯無誤后得到如圖26所示仿真圖：圖26

25、 波形輸出控制模塊波形圖當 s01=0時，選擇 d0通道。4.3 頻率控制模塊 頻率控制單元中包括一個分頻模塊和一個調頻模塊，調頻模塊為四選一數據選擇器，分頻模塊將輸入的時鐘信號進行 2、4 8、16 分頻。 設計流程圖如圖27所示：圖27 頻率(pnl)控制流程圖按流程圖進行(jnxng)設計，并對此封裝成塊。封裝圖如圖28，圖29所示： 圖28 分頻(fn pn)封裝圖塊 圖 29 調頻封裝圖塊頻率控制模塊經編譯無誤后，得到如圖30所示仿真圖： 圖30 分頻模塊波形仿真4.4 幅度控制模塊幅度控制模塊中含有一個除法模塊（這里稱作(chn zu) tiaofu 模塊），它將輸入的信號進行1、

26、1/2、1/4、1/8調幅；同時包含一個選擇模塊（這里稱作 scope 模塊），是一個四選一數據選擇器。設計(shj)流程圖如圖31所示：圖31 幅度(fd)控制流程圖按流程圖進行設計，并對此封裝成塊。封裝圖如圖32，圖33所示： 圖32 調幅封裝圖塊 圖33 選擇封裝圖塊幅度控制模塊經編譯無誤后，得到如圖34所示仿真圖：圖34 幅度控制模塊波形仿真當 scope_mode1scope_mode0=1時，進行1/8調幅。5 結果(ji gu)分析將上述各個(gg)模塊封裝成為模塊文件，供頂層電路調用。可以得到：如圖35所示系統(xtng)頂層電路圖:圖35 系統頂層電路圖本次設計共可產生波形4

27、種，調幅方法4種，調頻方法4種，因此共可仿真出：4* 4=64個圖。 這里每種波形只截取4種仿真圖：1.圖36 為鋸齒波信號仿真圖（設置時鐘周期為4ns） (a) 鋸齒波信號 2分頻 不調幅 (b) 鋸齒波信號 2分頻 1/2調幅 (c) 鋸齒(jch)波信號 不調幅 8分頻 (d) 鋸齒(jch)波信號 不調幅 16分頻 2.圖37 為三角波信號仿真(fn zhn)圖(設置時鐘周期為4ns) (a) 三角波信號 二分頻 不調幅 (b) 三角波信號 二分頻 1/2調幅(c) 三角波信號 不調幅 8分頻 (d) 三角波信號 不調幅 16分頻3.圖38為方波信號(xnho)仿真圖(設置時鐘周期為8

28、0ns)(a) 方波信號(xnho) 二分頻 不調幅 (b) 方波信號 二分(r fn)頻 1/2調幅(c) 方波信號 不調幅 8分頻 (d) 方波信號 不調幅 16分頻4.圖39 為正弦波信號仿真圖(設置周期為10ns)(a) 正弦波信號 二分(r fn)頻 不調幅 (b) 正弦波信號(xnho) 二分頻 1/2調幅(c) 正弦波信號(xnho) 不調幅 8分頻 (d) 正弦波信號 不調幅 16分頻為清楚了解波形的調頻調幅情況，特在這里貼出方波信號的三種仿真圖，如圖40 圖41 圖42所示圖40 方波信號 2分頻 1/8調幅仿真圖圖41 方波信號 4分頻 1/8調幅(dio f)仿真圖圖42

29、 方波信號(xnho) 4分頻 不調幅仿真圖6 結 論 本次設計是基于 VHDL 語言的函數信號發生器的設計，通過 Quartus I 軟件進行編譯仿真，使函數信號發生器能夠產生鋸齒波、三角波、方波、正弦波四種(s zhn)波形。基于 VHDL 語言先是描述底層各個獨立的模塊，然后把各個封裝圖塊調用出，設計成頂層電路圖。然后通過4選1數據選擇器的設計，實現對需要波形的選擇。設計分各個模塊，在對一個模塊進行編寫描述時就立即對其進行編譯并修改，以免這個模塊在連接總電路時存在調試困難的情況。并且，VHDL 語言也不得出現語法使用錯誤，否則將影響后期設計的完成，影響設計結果。本次設計按照設計任務的要求

30、總算是設計實現了功能，但是期間也碰到過遺漏的問題。在設計過程當中，遇到了軟件操作不熟練，程序編寫不規范等諸多問題，通過對問題的總結分析得出,應用軟件的主要功能必須熟練操作，才能提高工作效率，需要規范操作的地方必須嚴格按照使用說明操作，避免由于軟件使用不當造成的錯誤產生。程序的編寫，包括格式、語句、用法等都需要嚴格遵守要求，對各個模塊、端口、新建的工程名、實體名以及各個信號變量的命名都應當反映實際意義，方便再次檢查時不會混淆。本次設計過程中，我收獲頗多。通過本次設計，我不但對理論知識有了更深層次的了解，而且也找出了自己很多需要改進的地方。我會繼續努力，爭取在此設計上會有新的成果與突破。致 謝 感

31、謝我的論文指導老師陳希湘老師對我在學術上的指導和幫助，使我不僅學到了知識，而且學到了做人的準則和嚴謹的治學作風。他嚴肅的科學態度，嚴謹的治學精神，精益求精的工作風，深地感染和激勵著我。正是由于老師同學的幫助和支持，我才能克服一個一個的困難和疑惑，直至本文的順利完成。在此，我表示衷心的感謝和崇高的敬意！附 錄1 鋸齒(jch)波libray ie;use ie.std_logic_164.al;use ie.std_logic_unsigned.al;entiy juchisport (clk,rest:in std_logic;q:out sd_logic_vector(7 downto 0)

32、;end entiy juchi;architecure bhav of juchisbeginproces(clk,rest)varible tmp: std_logic_vector(7 downto 0);beginif rest=1 thentmp:=00000000;elsetmp:=tmp+1;end if;end if;q=tmp;end proces;end behav;2 三角(snjio)波libray ie;use ie.std_logic_164.al;use ie.std_logic_unsigned.al;entiy sanjiao isport(clk,rest:

33、in std_logic;q: out sd_logic_vector(7 downto 0);end sanjiao;architecure bhav of sanjiao isbeginproces(clk,rest)varible tmp : std_logic_vector(7 downto 0);varible a : std_logic;beginif(rest=1) thentmp:=00000000;elsif clkevnt and clk=1 thenif a=0 thenif tmp=11111110 thentmp:=11111111;a:=1;elsetmp:=tmp

34、+1;end if;elseif tmp=0001thentmp:=000;a:=0;elstmp:=tmp-1;end if;end if;end if;q=tmp;end proces;end behav;3 方波libray ie;use ie.std_logic_164.al;use ie.std_logic_arith.al;use ie.std_logic_unsigned.al;entiy fangbo isport(clk,rest : in std_logic;q : out sd_logic_vector(7 downto 0);end fangbo;architecure

35、 bhav ofangbo issignal: std_logic;beginproces(clk,rest)varible tmp: std_logic_vector(3 downto 0);beginif (rest=1) thena=0;elsif clkevnt and clk=1 thenif (tmp=1111)thentmp:=0000;elstmp:=tmp+1;end if;if (tmp=1000)thena=1;elsa=0;end if;end if;end proces;proces(clk,a)beginif clkevnt and clk=1 thif a=1th

36、enq=11111111;elsq=00000000;end if;end if;end proces;end behav;4 正弦波libray ie;use ie.std_logic_164.al;use ie.std_logic_unsigned.al;entiy zhengxian isport(clk,rest:in std_logic;d_out: out inegrange 0 to 25);end zhengxian ;architecure bhav of zhengxian isbeginproces(rest,clk)varible tmp: integrange 0 t

37、o 63;beginif rest=1thend_outd_outd_outd_outd_outd_outd_outd_outd_outd_outd_outd_outd_outd_outd_outd_outd_outd_outd_outd_outd_outd_outd_outd_outd_outd_outd_outd_outd_outd_outd_outd_outd_outd_outd_outd_outd_outd_outd_outd_outd_outd_outd_outd_outd_outd_outd_outd_outd_outd_outd_outd_outd_outd_outd_outd_

38、outd_outd_outd_outd_outd_outd_outd_outd_outd_outnul;end case;end if;end proces;end behav;5 波形(b xn)輸入控制模塊libray ie;use ie.std_logic_164.al;use ie.std_logic_unsigned.al;entiy xuanze isport(a0,1s:in std_logic;y0,1y2,3:out sd_logic);end xuanze;architecure bhav of xuanze issignal:std_logic_vector(1 down

39、to 0);signal cout:sd_logic;signal q:std_logic_vector(2 downto 0);begina=a1&a0;proces()varible y:std_logic_vector(7 downto 0);beginif(s=1)thenq=q+1;end if;if q=1 thencout=1;q=0;elscouty0y1y2y3nul;end case;end proces;end behav;6 4 選 1 數據(shj)選擇器libray ie;use ie.std_logic_164.al;entiy mux41 isport(s0,1:in std_logic;d0,1d2,3:in std_logic_vector(7 downto 0);q:out sd_logic_vector(7 downto 0);end mux41;architecure bhav of mux41 issignal se:td_logi