1、計(jì)算機(jī)原理課程設(shè)計(jì)時(shí)間安排周次周次具體時(shí)間具體時(shí)間6 6專業(yè)專業(yè)(1311431)(1311431)實(shí)驗(yàn)地點(diǎn)實(shí)驗(yàn)地點(diǎn)8 8專業(yè)專業(yè)(1311442)(1311442)實(shí)驗(yàn)地點(diǎn)實(shí)驗(yàn)地點(diǎn)第第1717周周星期一星期一下午下午16:2516:2518:2518:251720317203教室教室第第1818周周星期四星期四上午上午8:308:3012:0012:0054075407（5252）54085408（6060）下午下午14:3014:3017:3017:3054075407（5252）54085408（6060）星期五星期五下午下午14:3014:3017:3017:3054075407（52

2、52）54095409（4040）星期日星期日上午上午8:308:3012:0012:0054075407（5252）54085408（6060）第第1919周周星期一星期一上午上午8:308:3012:0012:0054095409（4040）下午下午14:3014:3017:3017:3054095409（4040）星期二星期二上午上午8:308:3012:0012:0054075407（5252）54045404（6565）下午下午14:3014:3017:3017:3054075407（5252）54045404（6565）星期五星期五上午上午11:3011:30交課程設(shè)計(jì)報(bào)告交課程設(shè)

3、計(jì)報(bào)告計(jì)算機(jī)原理課程設(shè)計(jì)計(jì)算機(jī)原理課程設(shè)計(jì)1 1、課程設(shè)計(jì)的題目、課程設(shè)計(jì)的題目2 2、課程設(shè)計(jì)完成的內(nèi)容、課程設(shè)計(jì)完成的內(nèi)容3 3、課程設(shè)計(jì)的基本要求、課程設(shè)計(jì)的基本要求4 4、課程設(shè)計(jì)的具體步驟、課程設(shè)計(jì)的具體步驟5 5、考核方式、考核方式6 6、典型、典型VHDLVHDL程序分析程序分析7 7、注意事項(xiàng)、注意事項(xiàng)1、課程設(shè)計(jì)的題目、課程設(shè)計(jì)的題目 題目：設(shè)計(jì)一臺嵌入式題目：設(shè)計(jì)一臺嵌入式CISCCISC模型計(jì)算機(jī)模型計(jì)算機(jī) 采用定長CPU周期、聯(lián)合控制方式，并運(yùn)行能完成一定功能的機(jī)器語言源程序進(jìn)行驗(yàn)證，機(jī)器語言源程序功能如下：A A類（最高成績?yōu)轭悾ㄗ罡叱煽優(yōu)椤皟?yōu)優(yōu)”）1 1、連續(xù)輸入、

4、連續(xù)輸入5 5個(gè)有符號整數(shù)（個(gè)有符號整數(shù)（8 8位二進(jìn)制補(bǔ)碼表示）存入位二進(jìn)制補(bǔ)碼表示）存入RAMRAM的連續(xù)存儲區(qū)域，再從的連續(xù)存儲區(qū)域，再從RAMRAM中依次讀出這中依次讀出這5 5個(gè)數(shù)，求所有正數(shù)個(gè)數(shù)，求所有正數(shù)的平方和并輸出顯示。的平方和并輸出顯示。2 2、連續(xù)輸入、連續(xù)輸入5 5個(gè)有符號整數(shù)（個(gè)有符號整數(shù)（8 8位二進(jìn)制補(bǔ)碼表示）存入位二進(jìn)制補(bǔ)碼表示）存入RAMRAM的連續(xù)存儲區(qū)域，再從的連續(xù)存儲區(qū)域，再從RAMRAM中依次讀出這中依次讀出這5 5個(gè)數(shù)，求最大負(fù)數(shù)個(gè)數(shù)，求最大負(fù)數(shù)的絕對值并輸出顯示。的絕對值并輸出顯示。B B類（最高成績?yōu)轭悾ㄗ罡叱煽優(yōu)椤傲剂肌保? 1、輸入、輸入5

5、5個(gè)有符號整數(shù)（個(gè)有符號整數(shù)（8 8位二進(jìn)制補(bǔ)碼表示），求所有正位二進(jìn)制補(bǔ)碼表示），求所有正數(shù)的平方和并輸出顯示。數(shù)的平方和并輸出顯示。2 2、輸入、輸入5 5個(gè)有符號整數(shù)（個(gè)有符號整數(shù)（8 8位二進(jìn)制補(bǔ)碼表示），求最大負(fù)位二進(jìn)制補(bǔ)碼表示），求最大負(fù)數(shù)的絕對值并輸出顯示。數(shù)的絕對值并輸出顯示。1、課程設(shè)計(jì)的題目、課程設(shè)計(jì)的題目 說明：說明： 5 5個(gè)有符號數(shù)從外部輸入；個(gè)有符號數(shù)從外部輸入； 一定要使用符號標(biāo)志位（比如說一定要使用符號標(biāo)志位（比如說SFSF），并且要），并且要使用為負(fù)的時(shí)候轉(zhuǎn)移（比如使用為負(fù)的時(shí)候轉(zhuǎn)移（比如JSJS）或不為負(fù)的時(shí)候轉(zhuǎn)移）或不為負(fù)的時(shí)候轉(zhuǎn)移（比如（比如JNSJNS

6、）指令；）指令； 采用單數(shù)據(jù)總線結(jié)構(gòu)的運(yùn)算器。采用單數(shù)據(jù)總線結(jié)構(gòu)的運(yùn)算器。 （范例）（范例）求求1 1到任意一個(gè)整數(shù)到任意一個(gè)整數(shù)N N之間的所有奇數(shù)之和之間的所有奇數(shù)之和并輸出顯示，和為單字長并輸出顯示，和為單字長 說明：說明：N N從開關(guān)輸入，和從數(shù)碼管輸出，然后輸出從開關(guān)輸入，和從數(shù)碼管輸出，然后輸出顯示停止。顯示停止。 2、課程設(shè)計(jì)完成的內(nèi)容、課程設(shè)計(jì)完成的內(nèi)容1.完成系統(tǒng)的總體設(shè)計(jì)，畫出模型機(jī)數(shù)據(jù)通路框圖；2.設(shè)計(jì)微程序控制器（CISC模型計(jì)算機(jī)）的邏輯結(jié)構(gòu)框圖； 3.設(shè)計(jì)機(jī)器指令格式和指令系統(tǒng)； 4.設(shè)計(jì)時(shí)序產(chǎn)生器電路； 5.設(shè)計(jì)所有機(jī)器指令的微程序流程圖； 6.設(shè)計(jì)操作控制器單元

7、； 在CISC模型計(jì)算機(jī)中，設(shè)計(jì)的內(nèi)容包括微指令格式（建議采用全水平型微指令）、微指令代碼表（根據(jù)微程序流程圖和微指令格式來設(shè)計(jì)）和微程序控制器硬件電路（包括地址轉(zhuǎn)移邏輯電路、微地址寄存器、微命令寄存器和控制存儲器等。具體電路根據(jù)微程序控制器的邏輯結(jié)構(gòu)框圖、微指令格式和微指令代碼來設(shè)計(jì)）。2、課程設(shè)計(jì)完成的內(nèi)容、課程設(shè)計(jì)完成的內(nèi)容7.設(shè)計(jì)模型機(jī)的所有單元電路，并用VHDL語言（也可使用GDF文件-圖形描述文件）對模型機(jī)中的各個(gè)部件進(jìn)行編程，并使之成為一個(gè)統(tǒng)一的整體，即形成頂層電路或頂層文件； 8.由給出的題目和設(shè)計(jì)的指令系統(tǒng)編寫相應(yīng)的匯編語言源程序；9.根據(jù)設(shè)計(jì)的指令格式，將匯編語言源程序手工

8、轉(zhuǎn)換成機(jī)器語言源程序，并將其設(shè)計(jì)到模型機(jī)中的ROM中去；10.使用EDA軟件進(jìn)行功能仿真，要保證其結(jié)果滿足題目的要求；（其中要利用EDA軟件提供的波形編輯器，選擇合適的輸入輸出信號及中間信號進(jìn)行調(diào)試。）11.器件編程，并在EDA實(shí)驗(yàn)平臺上進(jìn)行操作演示。 3、課程設(shè)計(jì)的基本要求、課程設(shè)計(jì)的基本要求 該課程設(shè)計(jì)作為一門獨(dú)立的課程，要求學(xué)生掌握CISC模型機(jī)的組成和工作原理（CISC模型機(jī)可以是任何計(jì)算機(jī)組成原理教材上的結(jié)構(gòu)圖），學(xué)會Altera MAX+plus 或Quartus EDA軟件的使用，能用EDA軟件設(shè)計(jì)一個(gè)能完成一定功能的模型計(jì)算機(jī)，并通過功能仿真和在EDA實(shí)驗(yàn)平臺上運(yùn)行一個(gè)程序來驗(yàn)

9、證模型機(jī)設(shè)計(jì)的正確性。 4、課程設(shè)計(jì)的具體步驟（、課程設(shè)計(jì)的具體步驟（1）一、完成系統(tǒng)的總體設(shè)計(jì)一、完成系統(tǒng)的總體設(shè)計(jì) 說明：范例中設(shè)計(jì)時(shí)，外部時(shí)鐘信號上邊沿有效。說明：范例中設(shè)計(jì)時(shí)，外部時(shí)鐘信號上邊沿有效。4、課程設(shè)計(jì)的具體步驟（、課程設(shè)計(jì)的具體步驟（1）一、完成系統(tǒng)的總體設(shè)計(jì)（續(xù)）一、完成系統(tǒng)的總體設(shè)計(jì)（續(xù)） 注意一：在注意一：在EDA軟件設(shè)計(jì)時(shí)，所有的輸出總線不能直接連接，需增加多路選擇器。軟件設(shè)計(jì)時(shí)，所有的輸出總線不能直接連接，需增加多路選擇器。注意二：在注意二：在EDAEDA軟件設(shè)計(jì)時(shí)，軟件設(shè)計(jì)時(shí)，RAMRAM的數(shù)據(jù)總線設(shè)計(jì)為單獨(dú)的輸入總線與輸出總線。的數(shù)據(jù)總線設(shè)計(jì)為單獨(dú)的輸入總線與

10、輸出總線。 注意三：在注意三：在RAM設(shè)計(jì)時(shí)，需增加設(shè)計(jì)時(shí)，需增加RAM的讀寫信號和片選信號，在微指令格式和微程序控制器時(shí)也必須同時(shí)考的讀寫信號和片選信號，在微指令格式和微程序控制器時(shí)也必須同時(shí)考慮慮 4、課程設(shè)計(jì)的具體步驟（、課程設(shè)計(jì)的具體步驟（2）二、設(shè)計(jì)控制器的邏輯結(jié)構(gòu)框圖二、設(shè)計(jì)控制器的邏輯結(jié)構(gòu)框圖 說明：說明： 在在T4T4內(nèi)形成微指令的微地址，并訪問控制存儲器，在內(nèi)形成微指令的微地址，并訪問控制存儲器，在T2T2的上邊沿到來時(shí)，將讀出的微指令打入微指令寄存器，的上邊沿到來時(shí)，將讀出的微指令打入微指令寄存器，即圖中的微命令寄存器和微地址寄存器。即圖中的微命令寄存器和微地址寄存器。4、

11、課程設(shè)計(jì)的具體步驟（、課程設(shè)計(jì)的具體步驟（3）三、設(shè)計(jì)機(jī)器指令格式和指令系統(tǒng)三、設(shè)計(jì)機(jī)器指令格式和指令系統(tǒng) Rs或或Rd選定的寄存器選定的寄存器00R001R110R211R3模型機(jī)規(guī)定數(shù)據(jù)的表示采用定點(diǎn)整數(shù)補(bǔ)碼表示，單字長為模型機(jī)規(guī)定數(shù)據(jù)的表示采用定點(diǎn)整數(shù)補(bǔ)碼表示，單字長為8 8位，其格式如下：位，其格式如下： 7 76 5 4 3 2 1 06 5 4 3 2 1 0符號位符號位尾數(shù)尾數(shù)4、課程設(shè)計(jì)的具體步驟（、課程設(shè)計(jì)的具體步驟（4）四、設(shè)計(jì)時(shí)序產(chǎn)生器電路四、設(shè)計(jì)時(shí)序產(chǎn)生器電路 4、課程設(shè)計(jì)的具體步驟（、課程設(shè)計(jì)的具體步驟（5）五、設(shè)計(jì)微程序流程圖五、設(shè)計(jì)微程序流程圖 微程序控制器的設(shè)計(jì)

12、過程 （1）根據(jù)微處理器結(jié)構(gòu)圖、指令格式和功能設(shè)計(jì)所有機(jī)器指令的微程序流程圖，并確定每條微指令的微地址和后繼微地址； （2）設(shè)計(jì)微指令格式和微指令代碼表； （3）設(shè)計(jì)地址轉(zhuǎn)移邏輯電路； （4）設(shè)計(jì)微程序控制器中的其它邏輯單元電路，包括微地址寄存器、微命令寄存器和控制存儲器； （5）設(shè)計(jì)微程序控制器的頂層電路（由多個(gè)模塊組成）。4、課程設(shè)計(jì)的具體步驟（、課程設(shè)計(jì)的具體步驟（5）五、設(shè)計(jì)微程序流程圖（續(xù)）五、設(shè)計(jì)微程序流程圖（續(xù)） 4、課程設(shè)計(jì)的具體步驟（、課程設(shè)計(jì)的具體步驟（6）六、六、設(shè)計(jì)操作控制器單元（即微程序控制器）設(shè)計(jì)操作控制器單元（即微程序控制器） （1）設(shè)計(jì)微指令格式和微指令代碼表

13、CISC模型機(jī)系統(tǒng)使用的微指令采用全水平型微指令，字長為25位，其中微命令字段為17位，P字段為2位，后繼微地址為6位，其格式如下： CLRLOADLDPC功能功能0 0 將將PCPC清清0 01 10 0 BUS-PCBUS-PC1 11 10 0不裝入，也不計(jì)數(shù)不裝入，也不計(jì)數(shù)1 11 1 PC+1PC+1程序計(jì)數(shù)器程序計(jì)數(shù)器PCPC的功能表的功能表 寄存器選擇寄存器選擇 算術(shù)邏輯運(yùn)算單元算術(shù)邏輯運(yùn)算單元ALUALU的功能表的功能表 S1S0功能功能00（AC）+（DR）01（AC）-（DR）10（AC）+1具體功能根據(jù)實(shí)際情況設(shè)計(jì)具體功能根據(jù)實(shí)際情況設(shè)計(jì) 4、課程設(shè)計(jì)的具體步驟（、課程設(shè)

14、計(jì)的具體步驟（6）六、六、設(shè)計(jì)操作控制器單元（續(xù)）設(shè)計(jì)操作控制器單元（續(xù)） CSWR功能功能1 1 不選擇不選擇0(0() )0 0 寫寫0(0() )1 1讀讀RAMRAM的功能表的功能表 WR_OWR_O和和LED_BLED_B一起控制輸出，也可以省去一起控制輸出，也可以省去WR_OWR_O；CS_ICS_I為為ROMROM的片選信號。的片選信號。 注意：若設(shè)計(jì)兩個(gè)注意：若設(shè)計(jì)兩個(gè)ARAR（AR1AR1、AR2AR2）或者）或者PCPC的輸出與訪問的輸出與訪問RAMRAM的地址公用的地址公用一個(gè)一個(gè)ARAR時(shí)，會增加一個(gè)多路選擇器和一個(gè)控制信號。時(shí)，會增加一個(gè)多路選擇器和一個(gè)控制信號。CI

15、SC模型機(jī)中RAM芯片的讀寫操作時(shí)序圖 注意：針對書上的圖已略作修改。此處注意：針對書上的圖已略作修改。此處CS、WR只受時(shí)序只受時(shí)序T2和和T3控制，不再受控制，不再受Q控制。控制。4、課程設(shè)計(jì)的具體步驟（、課程設(shè)計(jì)的具體步驟（6） LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY RAM IS PORT( WR,CS:IN STD_LOGIC; DIN:IN STD_LOGIC_VECTOR(7 DOWNTO 0);

16、 DOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); ADDR:IN STD_LOGIC_VECTOR(7 DOWNTO 0) ); END RAM; ARCHITECTURE A OF RAM IS TYPE MEMORY IS ARRAY(0 TO 31) OF STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN PROCESS(CS,WR) VARIABLE MEM:MEMORY; BEGIN IF(CSEVENT AND CS=0) THEN IF(WR=0) THEN -寫RAM MEM(CONV_INTEGER(ADDR(4 DOWNT

17、O 0):=DIN; ELSIF(WR=1) THEN -讀RAM DOUT=MEM(CONV_INTEGER(ADDR(4 DOWNTO 0); END IF; END IF; END PROCESS; END A;4、課程設(shè)計(jì)的具體步驟（、課程設(shè)計(jì)的具體步驟（6）范例設(shè)計(jì)時(shí)的微指令列表范例設(shè)計(jì)時(shí)的微指令列表4、課程設(shè)計(jì)的具體步驟（、課程設(shè)計(jì)的具體步驟（6） （2 2）設(shè)計(jì)地址轉(zhuǎn)移邏輯電路）設(shè)計(jì)地址轉(zhuǎn)移邏輯電路 地址轉(zhuǎn)移邏輯電路是根據(jù)微程序流程圖中的棱形框部分及地址轉(zhuǎn)移邏輯電路是根據(jù)微程序流程圖中的棱形框部分及多個(gè)分支微地址，利用微地址寄存器的異步置多個(gè)分支微地址，利用微地址寄存器的異步置“

18、1”1”端，實(shí)現(xiàn)端，實(shí)現(xiàn)微地址的多路轉(zhuǎn)移。微地址的多路轉(zhuǎn)移。 由于微地址寄存器中的觸發(fā)器異步置由于微地址寄存器中的觸發(fā)器異步置“1”1”端低電平有效，端低電平有效，與與A4A4A0A0對應(yīng)的異步置對應(yīng)的異步置“1”1”控制信號控制信號SE5SE5SE1SE1的邏輯表達(dá)的邏輯表達(dá)式為：（式為：（A5A5的異步置的異步置“1”1”端端SE6SE6實(shí)際未使用）實(shí)際未使用） （3 3）設(shè)計(jì)微程序控制器中的其它邏輯單元電路，包括微地址）設(shè)計(jì)微程序控制器中的其它邏輯單元電路，包括微地址寄存器、微命令寄存器和控制存儲器；寄存器、微命令寄存器和控制存儲器； （4 4）設(shè)計(jì)微程序控制器的頂層電路（由多個(gè)模塊組成

19、）。）設(shè)計(jì)微程序控制器的頂層電路（由多個(gè)模塊組成）。 4、課程設(shè)計(jì)的具體步驟（、課程設(shè)計(jì)的具體步驟（7）七、設(shè)計(jì)單元電路七、設(shè)計(jì)單元電路 設(shè)計(jì)模型機(jī)中的所有單元電路，并用VHDL語言（也可使用GDF文件-圖形描述文件）對模型機(jī)中的各個(gè)部件進(jìn)行編程，并使之成為一個(gè)統(tǒng)一的整體，即形成頂層電路或頂層文件。 具體設(shè)計(jì)方法詳見教材第4章。 范例對應(yīng)的頂層電路圖。范例對應(yīng)的頂層電路圖。 4、課程設(shè)計(jì)的具體步驟（、課程設(shè)計(jì)的具體步驟（7）4、課程設(shè)計(jì)的具體步驟（、課程設(shè)計(jì)的具體步驟（8）八、編寫匯編語言源程序八、編寫匯編語言源程序 由給出的題目（范例）和設(shè)計(jì)的指令系統(tǒng)編寫相應(yīng)的匯編語言源程序。 算法思想為：

20、采用R0寄存器存放從開關(guān)輸入的任意一個(gè)整數(shù)，R1存放準(zhǔn)備參加累加運(yùn)算的奇數(shù)，R2存放累加和，用一個(gè)循環(huán)程序?qū)崿F(xiàn)如下： IN1 R0 功能：從開關(guān)輸入任意一個(gè)整數(shù)nR0 MOV R1,1 將立即數(shù)1R1(R1用于存放參與運(yùn)算的奇數(shù)) MOV R2,0 將立即數(shù)0R2(R2用于存放累加和)L1: CMP R0,R1 將R0的整數(shù)n與R1的奇數(shù)進(jìn)行比較，鎖存CY/FC和ZI/FZ JB L2 小于,則轉(zhuǎn)到L2處執(zhí)行 ADD R1,R2 否則,累加求和;并將R1的內(nèi)容加2,形成下一個(gè)奇數(shù) INC R1 INC R1 JMP L1 跳轉(zhuǎn)到L1處繼續(xù)執(zhí)行L2: OUT1 R2 輸出累加和 JMP L2 循

21、環(huán)顯示4、課程設(shè)計(jì)的具體步驟（、課程設(shè)計(jì)的具體步驟（9）九、編寫機(jī)器語言源程序九、編寫機(jī)器語言源程序 根據(jù)設(shè)計(jì)的指令格式，將匯編語言源程序手工轉(zhuǎn)換成機(jī)器語言源程序，并將其設(shè)計(jì)到模型機(jī)中的ROM中去。 與3.3.8中匯編語言源程序?qū)?yīng)的機(jī)器語言源程序如下： 助記符 地址（十六進(jìn)制） 機(jī)器代碼 功能 IN1 RO 00 10000000 (SW) R0 MOV R1,1 01 10010001 1R1 02 00000001 MOV R2,0 03 10010010 0R2 04 00000000L1: CMP R0,R1 05 10100001 (R0)-(R1),鎖存標(biāo)志 JB L2 06 1

22、0110000 L2PC 07 00001101 ADD R1,R2 08 11000110 (R1)+(R2)R2 INC R1 09 11010001 (R1)+1R1 INC R1 0A 11010001 (R1)+1R1 JMP L1 0B 11100000 L1PC 0C 00000101L2: OUT1 R2 0D 11111000 (R2)LED JMP L2 OE 11100000 L2PC 0F 000011014、課程設(shè)計(jì)的具體步驟（、課程設(shè)計(jì)的具體步驟（10）十、編譯和功能仿真十、編譯和功能仿真 在完成第1步至第9步的所有設(shè)計(jì)后，使用EDA軟件對模型計(jì)算機(jī)（頂層電路或頂層

23、文件）進(jìn)行編譯，編譯通過后再進(jìn)行功能仿真，其中要利用EDA軟件提供的波形編輯器，選擇合適的輸入輸出信號及中間信號進(jìn)行調(diào)試，要保證仿真的結(jié)果滿足題目的要求。 若編譯的過程中出現(xiàn)錯(cuò)誤或仿真的結(jié)果不正確，要分析錯(cuò)誤的原因，找出問題所在，這可能會修改到3.3.1至3.3.9中的任何一個(gè)或多個(gè)設(shè)計(jì)步驟。 助記符 地址（十六進(jìn)制） 機(jī)器代碼 IN1 RO 00 10000000 MOV R1,1 01 10010001 02 00000001 MOV R2,0 03 10010010 04 00000000L1: CMP R0,R1 05 10100001 JB L2 06 10110000 07 000

24、01101 ADD R1,R2 08 11000110 INC R1 09 11010001 INC R1 0A 11010001 JMP L1 0B 11100000 0C 00000101L2: OUT1 R2 0D 11111000 JMP L2 OE 11100000 0F 00001101課程設(shè)計(jì)的具體步驟（課程設(shè)計(jì)的具體步驟（11）十一、器件編程（若有實(shí)驗(yàn)條件）十一、器件編程（若有實(shí)驗(yàn)條件） 5、考核方式（、考核方式（1） 為考核學(xué)生的實(shí)際動(dòng)手能力，避免高分低能現(xiàn)象，同時(shí)也為了避免課程設(shè)計(jì)報(bào)告的抄襲現(xiàn)象的出現(xiàn)，擬采用如下考核方式： 1.動(dòng)手能力占60%；動(dòng)手能力的考核主要包括：設(shè)計(jì)

25、題目的難易程度、設(shè)計(jì)進(jìn)度的快慢、實(shí)驗(yàn)設(shè)備的完好率、設(shè)計(jì)的最后結(jié)果（在實(shí)驗(yàn)臺上能正確運(yùn)行機(jī)器語言源程序），以及回答問題（或答辯）的正確性等。 答辯內(nèi)容：答辯內(nèi)容： 在微程序流程圖中，能指出任何一個(gè)在微程序流程圖中，能指出任何一個(gè)CPUCPU周期內(nèi)完成的操作及所需的周期內(nèi)完成的操作及所需的控制信號，并能說出設(shè)計(jì)時(shí)這些控制信號是高電平有效，還是低電平有效；控制信號，并能說出設(shè)計(jì)時(shí)這些控制信號是高電平有效，還是低電平有效； 調(diào)試與仿真；調(diào)試與仿真； 指令的微程序流程圖；指令的微程序流程圖； 其它理論知識。其它理論知識。 2.課程設(shè)計(jì)報(bào)告占30%；課程設(shè)計(jì)報(bào)告的考核主要包括：設(shè)計(jì)題目的難易程度、設(shè)計(jì)原理

26、的正確性、報(bào)告書寫是否認(rèn)真、是否有抄襲現(xiàn)象等。 若課程設(shè)計(jì)報(bào)告為抄襲，總評成績將直接給不及格。若課程設(shè)計(jì)報(bào)告為抄襲，總評成績將直接給不及格。5、考核方式（、考核方式（2） 課程設(shè)計(jì)報(bào)告的內(nèi)容包括： （1）課程設(shè)計(jì)的題目（設(shè)計(jì)一臺嵌入式CISC模型機(jī)）； （2）CISC模型機(jī)數(shù)據(jù)通路框圖； （3）操作控制器的邏輯框圖； （4）模型機(jī)的指令系統(tǒng)和所有指令的指令格式； （5）所有機(jī)器指令的微程序流程圖； （6）嵌入式CISC模型計(jì)算機(jī)的頂層電路圖； （7）匯編語言源程序； （8）機(jī)器語言源程序； （9）機(jī)器語言源程序的功能仿真波形圖及結(jié)果分析； （10）故障現(xiàn)象和故障分析； （11）心得體會； （1

27、2）軟件清單，含各個(gè)部件的VHDL源程序（.vhd）或圖形描述文件（.gdf）。 3.平時(shí)表現(xiàn)占10%。平時(shí)表現(xiàn)的考核主要包括：考勤、學(xué)習(xí)態(tài)度等。6、VHDL程序結(jié)構(gòu)及含義（程序結(jié)構(gòu)及含義（1）P20【程序1】-組合邏輯電路 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_SIGNED.ALL; ENTITY ALU IS PORT( A: IN STD_LOGIC_VECTOR(7 DOWNTO 0); B: IN STD_LOGIC_VECTOR(7 DO

28、WNTO 0); S1,S0: IN STD_LOGIC; ALUOUT: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ; SF,ZF: OUT STD_LOGIC ); END ALU; ARCHITECTURE A OF ALU IS SIGNAL AA,BB,TEMP:STD_LOGIC_VECTOR(8 DOWNTO 0); BEGIN PROCESS BEGIN IF(S1=0 AND S0=0) THEN -執(zhí)行加法運(yùn)算 AA=0&A; BB=0&B; TEMP=AA+BB; ALUOUT=TEMP(7 DOWNTO 0); SF=TEMP(7

29、); IF (TEMP=100000000 OR TEMP=000000000) THEN ZF=1; ELSE ZF=0; END IF;6、VHDL程序結(jié)構(gòu)及含義（程序結(jié)構(gòu)及含義（2） ELSIF(S1=0 AND S0=1) THEN -執(zhí)行比較或減法運(yùn)算 ALUOUT=A-B; IF(AB) THEN SF=1; ZF=0; ELSIF(A=B) THEN SF=0; ZF=1; ELSE SF=0; ZF=0; END IF; ELSIF(S1=1 AND S0=0) THEN -執(zhí)行加1運(yùn)算 AA=0&A; TEMP=AA+1; ALUOUT=TEMP(7 DOWNTO 0); SF=TEMP(7); IF (TEMP=100000000) THEN ZF=1; ELSE ZF=0;