1、第7章 組合邏輯電路模塊2022-6-181第7章 組合邏輯電路模塊 7.1 門電路門電路 7.1.1 二輸入與非門電路二輸入與非門電路 7.1.2 二輸入與或門電路二輸入與或門電路 7.1.3 二輸入異或門電路二輸入異或門電路7.2 編碼器、譯碼器、選擇器電路編碼器、譯碼器、選擇器電路 7.2.1 8-3線優先編碼器設計線優先編碼器設計 7.2.2 3-8線譯碼器線譯碼器 7.2.3 4選選1數據選擇器數據選擇器VHDL語言描述語言描述 第7章 組合邏輯電路模塊2022-6-1827.1 組合邏輯電路設計組合邏輯電路設計 7.1.1 基本門電路基本門電路 基本門電路有與門、或門、非門、與非門

2、、或非門和異或門等，用VHDL語言來描述十分方便。【例【例7.1】2輸入與非門電路LIBRARYIEEE；USEIEEE.STD_LOGIC_1167.ALL；ENTITYxx1ISPORT(a，b：INSTD_logic；y：OUTSTD_LOGIC)；ENDxx1；ARCHITECTURENAND2PPOFxx1ISBEGINy=aNANDB；ENDNAND2PP； 第7章 組合邏輯電路模塊2022-6-183【例【例7.2】2輸入或非門LIBRARY ieee；use ieee.std_logic_1167.all；entity nor2 isport(a，b：in std_logic；

3、 y：out std_logic)；end nor2；architecture nor_behave of nor2 isbegin y=a nor b；end nor_behave；【例【例7.3】2輸入異或門電路library ieee；use ieee.std_logic_1167.all；entity xor2 is PORT(a，b：IN STD_IOGIC； y：out std_logic)；END XOR B；ARCHITECTURE XOR_BEHAVE OF XOR2 ISbegin y=a xor b；END XOR_BEHAVE；第7章 組合邏輯電路模塊2022-6-18

4、4【例【例7.4】同時實現一個與門、或門、與非門、或非門、異或門及反相器的邏輯同時實現一個與門、或門、與非門、或非門、異或門及反相器的邏輯 LIBRARYIEEE；USEIEEE.STD_LOGIC_1167.ALL；ENTITYGATEISPORT(A，B：INSTD_LOGIC；YAND,YOR,YNAND,YNOR,YNOT,YXOR：OUTSTD_LOGIC)；ENDGATE；ARCHITECTUREARTOFGATEISBEGINYAND=AANDB；-與門輸出YOR=AORB；-或門輸出YNAND=ANANDB；-與非門輸出YNOR=ANORB；-或非門輸出YNOT=ANOTB；-

5、反相器輸出YXOR=AXORB；-異或門輸出ENDART；第7章 組合邏輯電路模塊2022-6-185 7.2 編碼器、譯碼器、選擇器電路編碼器、譯碼器、選擇器電路【例7.5】實現74LS138三線-八線譯碼器（輸出低電平有效）。三線-八線譯碼器74LS138的輸出有效電平為低電平，譯碼器的使能控制輸入端g1、g2a、g2b有效時，當3線數據輸入端cba=000時，y7.0=11111110（即y0=0）；當cba=001時，y7.0=11111101（即y1=0）；依此類推。 用VHDL描述的三線-八線譯碼器74LS138源程序如下：LIBRARYieee；USEieee.std_logic

6、_1167.all；entitydecoder38isport(a，b，c，g1，g2a，g2b：instd_logic；y：outstd_logic_vector(7downto0)；enddecoder38；architecturebehave38OFdecoder38issignalindata：std_logic_vector(2downto0)；beginindatayyyyyyyyy=XXXXXXXX；endcase；elsey=11111111；endif；endprocess；endbehave38；第7章 組合邏輯電路模塊2022-6-186【例【例7.6】分別以分別以4種方

7、法描述一個輸出高電平有效的種方法描述一個輸出高電平有效的3-8譯碼器。譯碼器。 LIBRARYIEEE；USEIEEE.STD_LOGIC_1167.ALL；USEIEEE.STD_LOGIC_UNSIGNED_ALL；ENTITYDECODERISPORT(INP：INSTD_LOGIC_VECTOR(2DOWNTO0)；OUTP：OUTBIT_VECTOR(7DOWNTO0)；ENDDECODER；方法方法1：使用SLL邏輯運算符ARCHITECTUREART1OFDECODERISBEGINOUTP=00000001SLL(CONV_INTEGER(INP)；ENDART1；第7章 組合

8、邏輯電路模塊2022-6-187方法方法2：使用PROCESS語句ARCHITECTUREART2OFDECODERISBEGINPROCESS(INP)BEGINOUTP1)OUTP(COVN_INTEGER(INP)=1ENDPROCESS；ENDART2；第7章 組合邏輯電路模塊2022-6-188方法方法3：使用WHENELSE語句ARCHITECTUREART3OFDECODERISBEGINOUTP(0)=1WHENINP=000ELSE0；OUTP(1)=1WHENINP=001ELSE0；OUTP(2)=1WHENINP=010ELSE0；OUTP(3)=1WHENINP=01

9、1ELSE0；OUTP(4)=1WHENINP=100ELSE0；OUTP(5)=1WHENINP=101ELSE0；OUTP(6)=1WHENINP=110ELSE0；OUTP(7)OUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTP=XXXXXXXX；ENDCASE；ENDART4；第7章 組合邏輯電路模塊2022-6-18107.2.3 編碼器編碼器 1. 8-3線優先編碼器線優先編碼器8-3線優先編碼器，輸入信號為A、B、C、D、E、F、G和H，輸出信號為OUT0、OUT1和OUT2。輸入信號中A的優先級別最低，依次類推，H的優先級別最高?！纠纠?.7】用3種方法

10、設計8-3線優先編碼器。LIBRARYIEEE；USEIEEE.STD_LOGIC_1167.ALL；ENTITYENCODERISPORT(A，B，C，D，E，F，G，H：INSTD_LOGIC：OUT0，OUT1，OUT2：OUTSTD_LOGIC)；ENDENCODER；第7章 組合邏輯電路模塊2022-6-1811方法方法1：使用條件賦值語句ARCHITECTUREART1OFENCODERISSIGNALOUTS：STD_LOGIC_VECTOR(2DOWNTO0)；BEGINOUTS(2DOWNTO0)=111WHENH=1ELSE110WHENG=1ELSE101WHENF=1E

11、LSE100WHENE=1ELSE011WHEND=1ELSE010WHENC=1ELSE001WHENB=1ELSE000WHENA=1ELSEXXX；OUT0=OUTS(0)；OUT1=OUTS(1)；OUT2=0ANDINPUTS(I)/=1LOOPI：=I-1；ENDLOOP；(OUT2，OUT1，OUT0)=CONV_STD_LOGIC_VECTOR(I，3)；ENDPROCESS；ENDART2；第7章 組合邏輯電路模塊2022-6-1813方法方法3：使用：使用IF語句語句LIBRARYIEEE；USEIEEE.STD_LOGIC_1167.ALL；ENTITYENCODERIS

12、PORT(IN1：INSTD_LOGIC_VECTOR(7DOWNTO0)；OUT1：OUTSTD_LOGIC_VECTOR(2DOWNTO0)；ENDENCODER；ARCHITECTUREART3OFENCODERISBEGINPROCESS(INT1)BEGINIFIN1(7)=1THENOUT1=111；ELSIFIN1(6)=1THENOUT1=110；ELSIFIN1(5)=1THENOUT1=101；ELSIFIN1(4)=1THENOUT1=100；ELSIFIN1(3)=1THENOUT1=011；ELSIFIN1(2)=1THENOUT1=010；ELSIFIN1(1)=1

13、THENOUT1=001；ELSIFIN1(0)=1THENOUT1=000；ELSEOUT1 S S S S S S S S S S S S S S S S S = B0000； END CASE； END PROCESS ；END struc；第7章 組合邏輯電路模塊2022-6-18177.2.4 數值比較器數值比較器 數值比較器可以比較兩個二進制是否相等，下面是一個8位比較器的VHDL描述。有兩個8位二進制數，分別是A和B，輸出為EQ，當A=B時，EQ=1，否則EQ=0。 【例【例7.9】8位數值比較器的位數值比較器的VHDL描述描述 LIBRARYIEEE；USEIEEE.STD_L

14、OGIC_VECTOR(7DOWNTO0)；ENTITYCOMPAREISPORT(A，B：INSTD_LOGIC_VECTOR(7DOWNTO0)；EQ：OUTSTD_LOGIC)；ENDCOMPARE；ARCHITECTUREARTOFCOMPAREISBEGINEQ=1WHENA=BELSE0；ENDART；第7章 組合邏輯電路模塊2022-6-18187.2.5 數據選擇器數據選擇器 4選1選擇器用于四路信號的切換。4選1選擇器有4個信號輸入端INP(0)INP(3)，兩個信號選擇端A、B，一個信號輸出端Y。當A、B輸入不同的選擇信號時，就可以使INP(0)INP(3)中某個相應的輸入

15、信號與輸出端Y接通?！纠?.10】4選1選擇器的VHDL描述LIBRARYIEEE；USEIEEE.STD_LOGIC_1167.ALL；ENTITYMUX41ISPORT(INP：INSTD_LOGIC_VECTOR(3DOWNTO0)；A，B：INSTD_LOGIC；Y：OUTSTD_LOGIC)；ENDMUX41；ARCHITECTUREARTOFMUX41ISSIGNALSEL：STD_LOGIC_VECTOR(1DOWNTO0)；第7章 組合邏輯電路模塊2022-6-1819BEGINSEL=B&A；PROCESS(INP，SEC)BEGINIF(SEL=00)THENY=I

16、NP(0)；ELSIF(SEL=01)THENY=INP(1)；ELSIF(SEL=11)THENY=INP(2)；ELSEY=INP(3)；ENDIF；ENDPROCESS；ENDART；第7章 組合邏輯電路模塊2022-6-18207.2.6 算術運算電路算術運算電路加法器加法器【例7.12】半加器LIBRARY IEEE；USE IEEE.STD_LOGIC_1167.ALL；ENTITY half ISPORT (a，b：IN std_LOGIC； s，co：OUT std_LOGIC)；END half；ARCHITECTURE half1 OF half ISsignal c，d：

17、std_logic；BEGIN c=a OR b； d=a NAND b； co=NOT d； s=c and d；END half1； 第7章 組合邏輯電路模塊2022-6-1821【例【例7.13】全加器，由半加器組成，以元件方式調用。LIBRARY ieee；USE ieee.std_logic_1167.all；ENTITY half ISPORT (a， b：IN std_LOGIC； s，co：OUT std_LOGIC)；END half；ARCHITECTURE half1 OF half ISsignal c，d：std_logic；BEGIN c=a or b； d=a n

18、and b； co=not d； s=c and d；end half1；LIBRARY ieee；USE ieee.std_logic_1167.all；ENTITY full ISPORT (a，b，cin：IN std_LOGIC； s，co： OUT std_LOGIC)；END full；ARCHITECTURE full1 OF full ISCOMPONENT half PORT (a， b：IN std_LOGIC； s，co：OUT std_LOGIC)；END COMPONENT；SIGNAL u0_co，u0_s，u1_co：std_logic；BEGIN u0：half

19、 port map(a，b，u0_s，u0_co)； u1：half port map(u0_s，cin，s，u1_co)；co=u0_co or u1_co；end full1；第7章 組合邏輯電路模塊2022-6-18222. 乘法器乘法器【例【例7.147.14】8位乘法器的設計。 8位乘法器的元件符號如圖7.4所示，a7.0和b7.0是被乘數和乘數輸入端，q15.0是乘積輸出端。8位乘法器源程序如下：LIBRARYIEEE；USEIEEE.STD_LOGIC_1167.ALL；ENTITYmulISPORT(a，b：INintegerrange0to255；q：OUTintegerra

20、nge0to65535)；ENDmul；ARCHITECTUREoneOFmulISBEGINq=a*b；ENDone；圖圖7.4 8位乘法器元件符號位乘法器元件符號第7章 組合邏輯電路模塊2022-6-1823【例【例7.15】對輸入操作數A、B作加、減、乘、除運算LIBRARYIEEE；USEIEEE.STD_LOGIC_1167.ALL；USEIEEE.STD_LOGIC_ARITH.ALL；USEIEEE.STD_LOGIC_UNSIGNED.ALL；ENTITYARITHMETICISPORT(A，B：INSTD_LOGIC_VECTOR(3DOWNTO0)；Q1：OUTSTD_LO

21、GIC_VECTOR(4DOWNTO0)；Q2，Q3：OUTSTD_LOGIC_VECTOR(3DOWNTO0)；Q4：OUTSTD_LOGIC_VECTOR(7DOWNTO0)；ENDARITHMETIC；ARCHITECTUREARTOFARITHMETICISBEGINPROCESS(A，B)BEGINQ1=(0&A)+(0&B)；-ADDITIONQ2=A-B； -SUBTRACTIONQ3=A/B；-DIVISIONQ4=A*B；-MULTIPLICATIONENDPROCESS；ENDART；第7章 組合邏輯電路模塊2022-6-18247.2.7 三態門及總線緩沖

22、器三態門及總線緩沖器三態門和總線緩沖器是驅動電路經常用到的器件。1. 三態門電路三態門電路【例【例7.16】三態門電路的三態門電路的VHDL描述描述 LIBRARYIEEE；USEIEEE.STD_LOGIC_1167.ALL；ENTITYTRISTATEISPORT(EN，DIN：INSTD_LOGIC；DOUT：OUTSTD_LOGIC)；ENDTRISTATE；ARCHITECTUREARTOFTRISTATEISBEGINPROCESS(EN，DIN)BEGINIFEN=1THENDOUT=DIN；ELSEDOUT=Z；ENDIF；ENDPROCESS；ENDART；第7章 組合邏輯電

23、路模塊2022-6-18252. 單向總線驅動器單向總線驅動器在微型計算機的總線驅動中經常要用單向總線緩沖器，它通常由多個三態門組成，用來驅動地址總線和控制總線。一個8位的單向總線緩沖器如圖7.5所示。圖7.5單向總線緩沖器DOUT7.0ENDIN7.0ENTRI_BUF8DOUT7.0DIN7.0第7章 組合邏輯電路模塊2022-6-1826【例【例7.17】單向總線緩沖器的單向總線緩沖器的VHDL描述描述 LIBRARYIEEE；USEIEEE.STD_LOGIC_1167.ALL；ENTITYTR1_BUF8ISPORT(DIN：INSTD_LOGIC_VECTOR(7DOWNTO0)；EN：INSTD_LOGIC；DOUNT：OUTSTD_LOGIC_VECTOR(7DOWNTO0)；ARCHITECTUREARTOFTR1_BUF8ISBEGINPROCESS(EN，DIN)IF(EN=1)THENDOUT=DIN；ELSEDOUT=ZZZZZZZZ；ENDIF；ENDPROCESS；ENDART；第7章 組合邏輯電路模塊2022-6-1827 3. 雙向總線緩沖器雙向總線緩沖器雙向總線緩沖器用于數據總線的驅動和緩沖，典型的雙向總線緩沖器如圖7.6所示。圖中的雙向總線緩沖器有兩個數據輸入輸出端A和B，一個方向控制端DIR和一個選通端EN。EN=0時雙向緩沖器選通，若