1、數字電路綜合設計數字電路綜合設計電子實驗中心電子實驗中心課程要求課程要求 本課程分四次實驗進行，每次4學時。實驗一人一組，四次實驗安排如下： 第一次：EDA相關理論知識講解；介紹QUARTUS II 軟件的使用方法，完成流水燈的設計，仿真和下載實現； 第二次：介紹課程設計課題要求及相關的理論知識，自行進行相關模塊的設計及仿真； 第三次：繼續完成整個課程設計課題的設計與實現； 第四次：課程設計課題的檢查及提問答辯。課程完成后提交課程設計總報告。 最后成績評定：考勤+平時實驗情況+課程設計報告+最后檢查及答辯。1.1 1.1 電子設計自動化技術及其發展電子設計自動化技術及其發展 EDA：Elect

2、ronic Design Automation EDA 技術是在電子CAD技術基礎上發展起來的計算機軟件系統，是指以計算機為工作平臺，融合了應用電子技術、計算機技術、信息處理及智能化技術的最新成果，進行電子產品的自動設計。主要能輔助進行三方面的設計工作：IC設計，電子電路設計以及PCB設計。 1 1、EDAEDA介紹介紹 利用利用EDA技術進行電子系統的設計，具有以下幾個技術進行電子系統的設計，具有以下幾個特點特點： 用軟件的方式設計硬件； 用軟件方式設計的系統到硬件系統的轉換是由有關 的開發軟件自動完成的； 設計過程中可用有關軟件進行各種仿真； 系統可現場編程，在線升級； 整個系統可集成在一

3、個芯片上，體積小、功耗低、 可靠性高。 因此，EDA技術是現代電子設計的發展趨勢。1.2 EDA1.2 EDA技術的主要內容技術的主要內容 1. 大規?？删幊踢壿嬈骷笠幠？删幊踢壿嬈骷?FPGA: Field Programmable Gate Array CPLD: Complex Programmable Logic DeviceSOC: System On Chip 2. 硬件描述語言硬件描述語言(HDL) HDL VHDLVerilog HDLABELAHDLSystemVerilogSystemC 英文全名是英文全名是VHSIC (Very High Speed Integrate

4、d Circuit) Hardware Description Language 3. 軟件開發工具軟件開發工具Altera公司:MAX+PLUSII和QuartusIIXilinx公司：Foundation和ISELattice公司：ispEXPERT 4. 實驗開發系統實驗開發系統 實驗開發系統提供芯片下載電路及EDA實驗/開發的外圍資源，以供硬件驗證用。一般包括： 實驗或開發所需的各類基本信號發生模塊，包括時鐘、脈沖、高低電平等； FPGA/CPLD輸出信息顯示模塊，包括數碼顯示、發光管顯示、聲響指示等； FPGA/CPLD目標芯片和編程下載電路。課程設計實驗板課程設計實驗板硬件測試測試

5、電路仿真器功能仿真行為仿真時序仿真VHDL仿真器門級時序仿真功能仿真編程、下載編程器/下載電纜VHDL/Verilog網表熔絲圖、SRAM文件、自動優化、布局、布線/適配FPGA/CPLD布線/適配器(EDIF,XNF,VHDL)網表文件VHDL源程序邏輯綜合、優化VHDL綜合器生成VHDL源程序圖形編輯器文本編輯器1.3 1.3 面向面向FPGA/CPLDFPGA/CPLD的開發流程的開發流程 1、 設計輸入設計輸入 圖形輸入圖形輸入 原理圖輸入原理圖輸入狀態圖輸入狀態圖輸入波形圖輸入波形圖輸入 硬件描述語言文本輸入硬件描述語言文本輸入 2. 邏輯綜合邏輯綜合 所謂邏輯綜合，就是將電路的高級

6、語言描述(如HDL、原理圖或狀態圖形的描述)轉換成低級的，可與FPGA/CPLD或構成ASIC的門陣列基本結構相映射的網表文件。 3. 目標器件的布線目標器件的布線/適配適配 所謂邏輯適配，就是將由綜合器產生的網表文件針對某一具體的目標器進行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優化、布線與操作等，配置于指定的目標器件中，產生最終的下載文件。 4. 目標器件的編程目標器件的編程/下載下載 如果編譯、綜合、布線/適配和行為仿真、功能仿真、時序仿真等過程都沒有發現問題，即滿足原設計的要求，則可以將由布線/適配器產生的配置/下載文件通過編程器或下載電纜載入目標芯片FPGA或CPLD中。

7、5. 設計過程中的有關仿真設計過程中的有關仿真 行為仿真行為仿真：將VHDL設計源程序直接送到VHDL仿真器中所進行的仿真。該仿真只是根據VHDL的語義進行的，與具體電路沒有關系。 功能仿真功能仿真：將綜合后的VHDL網表文件再送到VHDL仿真器中所進行的仿真。 時序仿真時序仿真：將布線器/適配器所產生的VHDL網表文件送到VHDL仿真器中所進行的仿真。 6. 硬件測試硬件測試 所謂硬件測試，就是FPGA或CPLD直接用于應用系統的設計中，將下載文件下載到FPGA后，對系統的設計進行的功能檢測的過程。 硬件測試的目的，是為了在真實的環境中檢驗VHDL設計的運行情況。 2、 QuartusII的

8、使用方法（以的使用方法（以8位流水燈的設計，仿真與實現為例）位流水燈的設計，仿真與實現為例）18流水燈實驗原理流水燈實驗原理p流水燈是一種效果燈光，它通過按固定的規律將流水燈是一種效果燈光，它通過按固定的規律將LED點亮或熄滅點亮或熄滅 p上圖給出了一種簡單的流水燈狀態變化示意圖，上圖給出了一種簡單的流水燈狀態變化示意圖，用邏輯電路控制用邏輯電路控制8個個LED燈，始終保持燈，始終保持7亮亮1暗，暗，在脈沖信號在脈沖信號CP的推動下循環流動；的推動下循環流動；p將燈亮用將燈亮用1表示，燈滅用表示，燈滅用0表示；表示；p使用八進制計數器產生使用八進制計數器產生74LS138地址端所需的地址端所需

9、的8個個地址信號，將計數輸出地址信號，將計數輸出Q0、Q1、Q2分別接入分別接入74LS138的的A0、A1、A2，為計數器提供低頻連續，為計數器提供低頻連續脈沖脈沖CP，即可在，即可在74LS138的的8個輸出端獲得流水燈個輸出端獲得流水燈的連續狀態輸出的連續狀態輸出 八進制計數器可以通過將八進制計數器可以通過將3個個JK或或D觸發器觸發器先組成先組成T觸發器，然后再級聯為異步計數器觸發器，然后再級聯為異步計數器 一、準備一、準備1、使用使用QuartusII軟件之前，請確保軟件已正常破解軟件之前，請確保軟件已正常破解n若啟動若啟動QuartusII時看到如下注冊許可界面，則說明軟件時看到如

10、下注冊許可界面，則說明軟件尚未注冊許可，需要進行認證后才能正常使用：尚未注冊許可，需要進行認證后才能正常使用：n開始菜單開始菜單運行運行中輸入命令：中輸入命令：cmd，打開，打開dos命令窗；命令窗；n在命令窗中輸入：在命令窗中輸入： ipconfig/all，即列出本機物理地址，即列出本機物理地址physiccal address；n用記事本打開本機用記事本打開本機D:Altera目錄下的目錄下的License.Dat文件，文件，將其中的將其中的Host ID替換為本機的物理地址即完成破解。替換為本機的物理地址即完成破解。（替換時需注意不能插入空格并去掉符號（替換時需注意不能插入空格并去掉符

11、號“-” ）n保存文件并關閉，重啟保存文件并關閉，重啟Quartus，注冊許可界面已消失。，注冊許可界面已消失。20p若注冊請求界若注冊請求界面還未消失面還未消失p請按請按左圖左圖選擇選擇p在在下圖下圖中重設中重設文件指向路徑文件指向路徑2、Quartus II 13.1主界面操作環境主界面操作環境221、Project Navigator（工程管理器）（工程管理器）3、Message window（信息窗口）（信息窗口）2、Status window（狀態窗口）（狀態窗口）4、工作區域、工作區域3、常用工具欄、常用工具欄23下載按鈕下載按鈕編譯按鈕編譯按鈕4、開發流程、開發流程24打開打開Q

12、uartus II 13.1軟件軟件創建保存工程文件的文件夾創建保存工程文件的文件夾創建新的工程創建新的工程創建新的設計文件創建新的設計文件（原理圖，（原理圖，VHDL代碼，波形圖等）代碼，波形圖等）編譯編譯定義引腳定義引腳pin仿真仿真重新編譯后下載重新編譯后下載測試并記錄結果測試并記錄結果工程創建時的準備工作工程創建時的準備工作pQuartusII通過通過“工程（工程（Project）”來管來管理設計文件，理設計文件，必須必須為此工程創建一個放置與此為此工程創建一個放置與此工程相關的所有設計文件的文件夾；工程相關的所有設計文件的文件夾；p此此文件夾名不宜用中文文件夾名不宜用中文，也最好不要

13、用數字，也最好不要用數字，應放到磁盤上容易找到的地方，不要放在軟件應放到磁盤上容易找到的地方，不要放在軟件的安裝目錄中；的安裝目錄中；p建立完工程文件夾后再進行后續操作建立完工程文件夾后再進行后續操作25二、在二、在QuartusII13.1環境下建立工程環境下建立工程1、工程創建向導、工程創建向導26工程文件名，建立在用戶工程文件名，建立在用戶自己的目錄下，自己的目錄下，不要使用不要使用軟件的安裝目錄或系統目軟件的安裝目錄或系統目錄錄選擇文件的存放路徑選擇文件的存放路徑頂層實體名，一般和工程頂層實體名，一般和工程名相同名相同文件菜單文件菜單基于已有項目創建工程基于已有項目創建工程（一般（一般

14、 不使用）不使用）設置完畢后單擊設置完畢后單擊“Next”2、為創建的工程添加設計文件、為創建的工程添加設計文件27添加用戶的設計文件添加用戶的設計文件-選中待添加的文件后點擊選中待添加的文件后點擊“Add”，若暫無文件，若暫無文件，直接點擊直接點擊“Next”設置完畢后單擊設置完畢后單擊“Next”3、器件選擇、器件選擇28選擇選擇FPGA器件型號器件型號選擇選擇FPGA器件所器件所屬系列屬系列實驗開發板所使用的器件為實驗開發板所使用的器件為ALtera公司公司Cyclone IV E系列系列（Family）的的EP4CE15E22C8（Avaliable devices）設置完畢后單擊設置

15、完畢后單擊“Next”4、EDA 工具設置工具設置29選擇第三方選擇第三方EDA仿真仿真工具（工具（ModelSim-Altera）設置完畢后單擊設置完畢后單擊“Next”5、完成、完成!30工程創建完畢，在工程管理器界工程創建完畢，在工程管理器界面出現所選用的器件系列、器件面出現所選用的器件系列、器件名及工程文件名；名及工程文件名；單擊單擊“Finish”，完成工程創建，完成工程創建綜上所述，創建工程時的幾個步驟如下：綜上所述，創建工程時的幾個步驟如下：（1）指定工程所在的工作庫文件夾、工程名及設）指定工程所在的工作庫文件夾、工程名及設計實體名；計實體名；（2）將設計文件加入工程中，若無設計

16、文件直接）將設計文件加入工程中，若無設計文件直接跳過；跳過；（3）選擇目標芯片（開發板上的芯片類型）；）選擇目標芯片（開發板上的芯片類型）；（4）選擇仿真工具類型；）選擇仿真工具類型；（5）完成創建。）完成創建。 工程建立后，若需要新增設計文件，可以通工程建立后，若需要新增設計文件，可以通過過菜單項菜單項Project /Add_Remove在工在工程中添加新建立的設計文件，也可以刪除不需要程中添加新建立的設計文件，也可以刪除不需要的設計文件。編譯時將按此選項卡中列出的文件的設計文件。編譯時將按此選項卡中列出的文件處理。處理。3132三、在三、在QuartusII工程下建立設計文件工程下建立設

17、計文件1、在、在File菜單下點擊菜單下點擊“New”，即彈出新建文件窗口，即彈出新建文件窗口QuartusII支持原理圖輸入、支持原理圖輸入、VHDL語言輸入等語言輸入等多種設計輸入方式多種設計輸入方式原理圖文件原理圖文件VHDL文件文件波形圖文件波形圖文件2、原理圖設計文件創建方法、原理圖設計文件創建方法33原理圖編輯區繪圖輔助工具 (1) 上圖中，選擇上圖中，選擇Block Diagram/Schematic File，點擊，點擊ok后即得如下界面：后即得如下界面：(2) 打開元件庫，調用內置元件及端口打開元件庫，調用內置元件及端口在繪圖區雙擊鼠標左鍵，即彈出添加元件的窗口在繪圖區雙擊鼠

18、標左鍵，即彈出添加元件的窗口34在此輸入已在此輸入已知的元件名，知的元件名，可以快速地可以快速地調出元件或調出元件或信號端口并信號端口并預覽預覽這里可查看這里可查看庫中所有的庫中所有的元件或端口元件或端口p繪圖輔助工具欄介紹繪圖輔助工具欄介紹351、畫線及選擇工具畫線及選擇工具2、文本工具、文本工具3、符號工具，點擊后可調、符號工具，點擊后可調出前面添加元件的窗口出前面添加元件的窗口4、窗口縮放工具窗口縮放工具5、窗口全屏顯示，按、窗口全屏顯示，按“ESC”退出退出注意：使用注意：使用窗口縮放工具窗口縮放工具按鈕后，請按鈕后，請切換回切換回畫線及選擇畫線及選擇工具工具按鈕，才能對繪圖進行編輯。

19、按鈕，才能對繪圖進行編輯。其余工具按鈕不常用，其余工具按鈕不常用，這里不介紹這里不介紹選中后，右鍵放大，左鍵縮小選中后，右鍵放大，左鍵縮小p分別輸入分別輸入“input”和和“74138”時時的預覽窗口的預覽窗口36輸入輸入74138，庫里已有的，庫里已有的元件會預覽在這里元件會預覽在這里輸入輸入INPUT，庫里已有的，庫里已有的端口符號會預覽在這里端口符號會預覽在這里單擊單擊OK，即可將預覽的，即可將預覽的端口符號端口符號/元件元件放置放置在繪圖區在繪圖區37p從符號庫中調出從符號庫中調出JKFF、74138、VCC、GND、INPUT、OUTPUT等符號等符號/端口，排放整齊端口，排放整齊

20、;p完成畫線連接操作完成畫線連接操作n鼠標放到端點處，會自動變為鼠標放到端點處，會自動變為小十字形小十字形，按下左，按下左鍵拖動到目標處，釋放后即完成本次畫線操作鍵拖動到目標處，釋放后即完成本次畫線操作n若要畫折線，在轉折處單擊一次左鍵，繼續拖動若要畫折線，在轉折處單擊一次左鍵，繼續拖動即可；即可；p為為INPUT、OUTPUT端口命名端口命名：雙擊該輸出：雙擊該輸出端口，在彈出的窗口中輸入名稱即可。端口，在彈出的窗口中輸入名稱即可。調用元件庫中基本數字電路分立元件完成的調用元件庫中基本數字電路分立元件完成的8位流水燈電路原理圖：位流水燈電路原理圖：調用LPM宏功能模塊方法介紹(以計數器為例)

21、在原理圖編輯模式下，雙擊鼠標左鍵，在彈出的庫文件中打開在原理圖編輯模式下，雙擊鼠標左鍵，在彈出的庫文件中打開megafunctions文文件夾，選擇需要的件夾，選擇需要的LPM宏模塊，設置參數后即可放置在原理圖中。宏模塊，設置參數后即可放置在原理圖中。3、VHDL程序設計文件創建方法程序設計文件創建方法VHDL文件文件保存文件名與實保存文件名與實體名一致體名一致設置置頂，并編譯當前的設置置頂，并編譯當前的VHDLVHDL文件文件在圖示位置菜單中選擇在圖示位置菜單中選擇“Set as Top-Level Entity”啟動全程編譯啟動全程編譯若出現報錯，根據提若出現報錯，根據提示，排查錯誤示，排

22、查錯誤創建用戶自己的元件符號創建用戶自己的元件符號在圖示位置菜單中選擇在圖示位置菜單中選擇“Creat Symbol File for Current File”將自己的設計描述生成元件將自己的設計描述生成元件符號，供原理圖方式調用符號，供原理圖方式調用（自己設計的元件在元件庫（自己設計的元件在元件庫的的project文件夾內）文件夾內）522022-6-16調用元件庫中調用元件庫中LPM計數器，用計數器，用VHDL實現實現3-8譯碼器完成的譯碼器完成的8位流水燈：位流水燈：54四、全程編譯四、全程編譯選擇菜單選擇菜單Processing-Start Compilation，或者單擊或者單擊

23、按鈕，即啟按鈕，即啟動了完全編譯動了完全編譯完成輸入設計后，進行全程編譯，步驟如下：完成輸入設計后，進行全程編譯，步驟如下：關于全程編譯關于全程編譯55p啟動全程編譯：啟動全程編譯：n選擇選擇Processing/Start Compilation,自動完成分析、自動完成分析、排錯、綜合、適配、匯編及時序分析的全過程。排錯、綜合、適配、匯編及時序分析的全過程。p編譯過程中，錯誤信息通過下方的信息欄指示（紅編譯過程中，錯誤信息通過下方的信息欄指示（紅色字體）。色字體）。p雙擊錯誤信息，可以定位到錯誤所在處，改正后再雙擊錯誤信息，可以定位到錯誤所在處，改正后再次進行編譯直至排除所有錯誤；次進行編譯

24、直至排除所有錯誤；p編譯成功后，會彈出編譯報告，顯示相關編譯信息。編譯成功后，會彈出編譯報告，顯示相關編譯信息。 工程編譯完成后，設計結果是否滿足設計要工程編譯完成后，設計結果是否滿足設計要求，可以通過時序仿真來分析；求，可以通過時序仿真來分析；時序仿真主要包含如下的設置步驟：時序仿真主要包含如下的設置步驟：n打開波形編輯器；打開波形編輯器；n設置仿真時間區域；設置仿真時間區域；n波形文件存盤；波形文件存盤；n將端口節點信號選入波形編輯器中；將端口節點信號選入波形編輯器中；n編輯輸入波形（輸入激勵信號）；編輯輸入波形（輸入激勵信號）；n總線數據格式設置總線數據格式設置n啟動仿真器啟動仿真器n觀

25、察仿真結果（波形編輯文件及產生的波形報告文件分觀察仿真結果（波形編輯文件及產生的波形報告文件分開顯示）開顯示）n若無法觀察完整波形，可以使用熱鍵若無法觀察完整波形，可以使用熱鍵Ctrl+W,即可看到即可看到完整的仿真波形。也可使用鼠標左右鍵，方法如下：完整的仿真波形。也可使用鼠標左右鍵，方法如下：56選中后，右鍵放大，左鍵縮小選中后，右鍵放大，左鍵縮小順順序序并并不不是是唯唯一一的的五、時序仿真五、時序仿真1、建立波形矢量文件、建立波形矢量文件2、添加引腳節點、添加引腳節點57添加引腳節點（續）添加引腳節點（續）58在在Filter下選擇下選擇“Pins：unassigned”，再單擊，再單擊

26、“List”，列出引腳端口，列出引腳端口”在在Nodes Found下方的列下方的列表下選擇所列出表下選擇所列出的端口，將其拖的端口，將其拖放到波形文件的放到波形文件的引腳編輯區引腳編輯區3、設置仿真時間長度、設置仿真時間長度59默認為默認為1us，這里將其設置為，這里將其設置為100us4、設置仿真時間周期、設置仿真時間周期60默認為默認為10ns，由于競爭冒險的存，由于競爭冒險的存在，在仿真時信號波形和大量毛在，在仿真時信號波形和大量毛刺混疊在一起，影響仿真結果刺混疊在一起，影響仿真結果因此，這里設置為因此，這里設置為500ns5、編輯輸入端口信號、編輯輸入端口信號61窗口縮放（左窗口縮放

27、（左鍵放大，右鍵鍵放大，右鍵縮?。┛s小）已編輯好的時鐘波形已編輯好的時鐘波形選中選中CP后，點擊后，點擊此符號，直接編此符號，直接編輯周期脈沖信號輯周期脈沖信號6、啟動啟動時序仿真時序仿真62分析波形可見，與分析波形可見，與74LS138功能真值表一致，結果正確功能真值表一致，結果正確低電平看做燈滅，低電平看做燈滅，高電平看做燈亮。高電平看做燈亮。窄尖峰為冒險引起，窄尖峰為冒險引起，不影響邏輯功能。不影響邏輯功能。六、引腳鎖定及下載測試。六、引腳鎖定及下載測試。 63v引腳鎖定以實際的實驗系統選用的芯片為準引腳鎖定以實際的實驗系統選用的芯片為準v引腳鎖定方法：引腳鎖定方法：在菜單下依次選擇在菜

28、單下依次選擇Assignments/Pin plannerp雙擊編輯窗口對應引腳的雙擊編輯窗口對應引腳的Location，根，根據端口名選擇引腳號據端口名選擇引腳號p相應的引腳號已標注在實驗板上相應的引腳號已標注在實驗板上1 1、引腳鎖定、引腳鎖定64對設計進行引腳鎖定對設計進行引腳鎖定雙擊雙擊“Location”下方的表格框，彈出指定下方的表格框，彈出指定器件的引腳列表，選擇用戶自定義的引腳。器件的引腳列表，選擇用戶自定義的引腳。652、再次執行全程編譯（必要步驟）、再次執行全程編譯（必要步驟）n啟動下載：啟動下載：單擊單擊ToolsProgrammer,即啟動下載界即啟動下載界面面n在下載

29、界面選擇單擊在下載界面選擇單擊Hardware Setup按鈕選擇下載按鈕選擇下載器，在彈出菜單中雙擊選擇器，在彈出菜單中雙擊選擇USB-Blaster ，再單擊，再單擊close。663、下載、下載n編程下載：編程下載：在配置文件（在配置文件（*.sof或或*.pof）信息窗）信息窗口處（屏幕右下大半區域），口處（屏幕右下大半區域），n勾選勾選program/configure,n然后單擊然后單擊start按鈕，即開始配置按鈕，即開始配置/編程；編程；6768當下載窗口右上角當下載窗口右上角progress顯示出顯示出100%，表示下載成功；，表示下載成功；在實驗板上觀察運行結果是否符合要求

30、。在實驗板上觀察運行結果是否符合要求。n若編程器自身有若編程器自身有故障或者未正確連接故障或者未正確連接，則不能，則不能編程編程/配置配置，底部的信息欄會有紅色字體的信息提示，這時需要檢查編程底部的信息欄會有紅色字體的信息提示，這時需要檢查編程器的連接。器的連接。n解決方法：將下載線與解決方法：將下載線與PC機機USB連接線斷開，插入，重試連接線斷開，插入，重試下載。下載。696、故障處理、故障處理設計課題：樂曲演奏電路設計 課程設計要求課程設計要求p1. 設計一個樂曲硬件演奏電路，通過數字邏輯電路設計一個樂曲硬件演奏電路，通過數字邏輯電路控制蜂鳴器演奏指定的樂曲；控制蜂鳴器演奏指定的樂曲；p

31、2. 使用數字電路實驗板上的使用數字電路實驗板上的FPGA器件（器件（EP4CE15E22C8）作為硬件電路平臺，使用板載的）作為硬件電路平臺，使用板載的蜂鳴器作為發聲元件；蜂鳴器作為發聲元件；p3. 在在QuartusII環境下，設計各單元電路（可用原理環境下，設計各單元電路（可用原理圖、圖、VHDL和和LMP模塊設計），并將各單元電路按模塊設計），并將各單元電路按各自對應關系相互連接，構成樂曲硬件演奏電路，各自對應關系相互連接，構成樂曲硬件演奏電路，進行編譯及仿真；進行編譯及仿真；p4. 將設計下載到實驗板上驗證樂曲演奏的效果。將設計下載到實驗板上驗證樂曲演奏的效果。 一、樂曲發聲原理：一

32、、樂曲發聲原理：n樂曲中的每一音符對應著一個特定的頻率（樂曲中的每一音符對應著一個特定的頻率（見表見表1 1），），要想要想FPGA發出不同音符的音調，實際上只要控制它發出不同音符的音調，實際上只要控制它輸出相應音符的頻率即可。輸出相應音符的頻率即可。 n樂曲都是由一連串的音符組成，因此按照樂曲的樂譜樂曲都是由一連串的音符組成，因此按照樂曲的樂譜依次輸出這些音符所對應的頻率，就可以在喇叭上連依次輸出這些音符所對應的頻率，就可以在喇叭上連續地發出各個音符的音調。續地發出各個音符的音調。n組成樂曲的每個音符的發音頻率值及其持續的時間是組成樂曲的每個音符的發音頻率值及其持續的時間是樂曲能夠連續演奏所

33、需要的兩個基本要素。樂曲能夠連續演奏所需要的兩個基本要素。設計原理：設計原理：表表1 音符與頻率關系對照表音符與頻率關系對照表音名頻率（Hz）音名頻率（Hz）音名頻率（Hz）低音1261.1中音1523.3高音11049.5低音2293.7中音2587.3高音21174.7低音3329.6中音3659.3高音31318.5低音4349.2中音4698.5高音41396.9低音5392中音5784高音51568低音6440中音6880高音61760低音7493.9中音7987高音71975.5二、硬件電路的發聲原理：二、硬件電路的發聲原理： 聲音的頻譜范圍約在幾十到幾聲音的頻譜范圍約在幾十到幾k

34、Hz，若，若能利用程序來控制能利用程序來控制FPGA芯片某個引腳按照一芯片某個引腳按照一定的順序輸出一定頻率的矩形波，接上喇叭就定的順序輸出一定頻率的矩形波，接上喇叭就能發出相應頻率的聲音，其原理框圖如下：能發出相應頻率的聲音，其原理框圖如下：樂曲演奏電路實現原理框圖樂曲演奏電路實現原理框圖三、設計過程：三、設計過程：p1、創建一個新的設計工程、創建一個新的設計工程p2、用、用VHDL語言設計語言設計16分頻器分頻器，并生成邏輯符號塊；，并生成邏輯符號塊；p3、用、用VHDL語言設計語言設計數控分頻器數控分頻器，并生成邏輯符號塊；，并生成邏輯符號塊；p4、用、用VHDL語言或調用語言或調用LP

35、M-rom設計設計分頻數預置器分頻數預置器，并生成邏輯符號，并生成邏輯符號 塊；塊；p5、調用、調用LPM-counter產生一個計數器，用產生一個計數器，用JK觸發器實現一個觸發器實現一個2分頻器（分頻器（ 即一個即一個T 觸發器）；觸發器）；p6、添加輸入及輸出端口，并完成電路連接；、添加輸入及輸出端口，并完成電路連接；p7、編譯、編譯;p8、鎖定引腳，晶體振蕩器時鐘輸入為、鎖定引腳，晶體振蕩器時鐘輸入為Pin23（16MHz信號），計數器時鐘信號），計數器時鐘 輸入（輸入（1Hz或或 2Hz信號）和清零信號信號）和清零信號 ，蜂鳴器（喇叭）輸出用導線通，蜂鳴器（喇叭）輸出用導線通 開放接口連接；開放接口連接；p9、再次編譯、再次編譯;p10、器件下載。、器件下載。p11、聽樂曲驗證結果。、聽樂曲驗證結果。1. 1. 通過通過QuartusIIQuartusII建立一個新工程；建立一個新工程；n工程名命名格式約定