1、數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺數(shù)字集成電路可測性軟件數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺設(shè)計(jì)及驗(yàn)證平臺2013年年4月月25日日數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺2主要內(nèi)容主要內(nèi)容可測性基礎(chǔ)可測性基礎(chǔ)可測性設(shè)計(jì)工具可測性設(shè)計(jì)工具驗(yàn)證的必要性驗(yàn)證的必要性驗(yàn)證方法學(xué)介紹驗(yàn)證方法學(xué)介紹驗(yàn)證工具介紹驗(yàn)證工具介紹數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺3主要內(nèi)容主要內(nèi)容可測性基礎(chǔ)可測性基礎(chǔ)可測性設(shè)計(jì)工具可測性設(shè)計(jì)工具驗(yàn)證的必要性驗(yàn)證的必要性驗(yàn)證方法學(xué)介紹驗(yàn)證方法學(xué)介紹驗(yàn)證工具介紹驗(yàn)證工具介紹數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺4可測性基礎(chǔ)可測性基礎(chǔ)什么是可測性設(shè)計(jì)？什么是可測性設(shè)計(jì)？物理瑕疵及故障模

2、型物理瑕疵及故障模型單一故障模型：單一故障模型：SAF Model可測性設(shè)計(jì)常用方法可測性設(shè)計(jì)常用方法檢測檢測SAF的算法：的算法：D算法算法測試矢量集測試矢量集故障覆蓋率故障覆蓋率數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺5什么是可測性設(shè)計(jì)？什么是可測性設(shè)計(jì)？可測性設(shè)計(jì)可測性設(shè)計(jì), Design For Test,即即DFT 。 為了測試所設(shè)計(jì)為了測試所設(shè)計(jì)IC有沒有被正確的制造出來有沒有被正確的制造出來（測試半導(dǎo)體生產(chǎn)處理過程中的瑕疵，不是測試（測試半導(dǎo)體生產(chǎn)處理過程中的瑕疵，不是測試芯片設(shè)計(jì)的對錯(cuò)芯片設(shè)計(jì)的對錯(cuò))。 DFT=增加芯片邏輯增加芯片邏輯+生成測試矢量集（供測試生成測試矢量集（供測試

3、設(shè)備用）設(shè)備用）數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺6物理瑕疵和故障模型物理瑕疵和故障模型 1.開路和短路開路和短路 2.金屬線之間的電橋金屬線之間的電橋 3.漏源穿通漏源穿通CMOS反相器反相器中的物中的物理缺陷理缺陷數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺7物理故障物理故障 邏輯故障邏輯故障 封裝引腳間的漏電或短路封裝引腳間的漏電或短路 單一固定故障單一固定故障芯片焊接點(diǎn)到管腳連線斷裂芯片焊接點(diǎn)到管腳連線斷裂 延時(shí)故障延時(shí)故障表面玷污、含濕氣表面玷污、含濕氣 短路或者開路故障短路或者開路故障金屬層遷移、應(yīng)力、脫皮金屬層遷移、應(yīng)力、脫皮 金屬層開路、短路金屬層開路、短路 數(shù)字集成電路可測性軟件設(shè)

4、計(jì)及驗(yàn)證平臺8 固定固定1故障：故障： U0的輸入端的輸入端A固定接在高固定接在高 電平上，其值一直為電平上，其值一直為“1” 固定固定0故障：故障： U1的輸出端的輸出端Y固定接在固定接在 低電平上，其值一直為低電平上，其值一直為“0”單一固定故障：單一固定故障：stuck-at fault數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺9DFT常用方法常用方法功能點(diǎn)測試功能點(diǎn)測試 需在每個(gè)測試點(diǎn)增加可控的輸入和輸出，需在每個(gè)測試點(diǎn)增加可控的輸入和輸出，I/O增加增加掃描測試掃描測試（基于（基于D算法）算法） 結(jié)構(gòu)化的結(jié)構(gòu)化的DFT技術(shù)，全掃描和部分掃描技術(shù)，全掃描和部分掃描內(nèi)建自測試內(nèi)建自測試 消除了

5、對消除了對ATE的存儲能力和頻率的限制，更的存儲能力和頻率的限制，更具發(fā)展?jié)摿甙l(fā)展?jié)摿?shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺10D算法算法 D算法是算法是20世紀(jì)世紀(jì)60年代年代IBM提出測試提出測試SAF（stuck-at fault model，簡稱，簡稱SAF模型模型）的，）的，D算法在沒有故障和算法在沒有故障和有故障的電路之間產(chǎn)生了邏輯的差異（有故障的電路之間產(chǎn)生了邏輯的差異（Discrepancy），），D為為Discrepancy縮寫，縮寫，D算法即為差異算法。算法即為差異算法。n經(jīng)典的經(jīng)典的D算法如下：算法如下：1、瞄準(zhǔn)特定的、瞄準(zhǔn)特定的SAF。2、驅(qū)動故障節(jié)點(diǎn)為反向值。、驅(qū)動故

6、障節(jié)點(diǎn)為反向值。3、把錯(cuò)誤傳送到輸出端口。、把錯(cuò)誤傳送到輸出端口。4、記錄測試向量，減掉已測試過的故障。、記錄測試向量，減掉已測試過的故障。 數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺11D算法算法 第一步：是把某個(gè)節(jié)點(diǎn)作為測試目標(biāo)，我們把第一步：是把某個(gè)節(jié)點(diǎn)作為測試目標(biāo)，我們把U1的輸?shù)妮敵龀龆俗鳛闇y試的目標(biāo)，探測它有無端作為測試的目標(biāo)，探測它有無SA0的故障。的故障。數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺12D算法算法第二步：是通過驅(qū)動該節(jié)點(diǎn)為相反的值以激活第二步：是通過驅(qū)動該節(jié)點(diǎn)為相反的值以激活（activate）目標(biāo)的故障。）目標(biāo)的故障。 輸入端口輸入邏輯輸入端口輸入邏輯“0”，如，如U1輸出

7、沒有輸出沒有SA0的的故故障，其邏輯障，其邏輯“1”；如；如U1輸出有輸出有SA0的故障，其邏的故障，其邏輯為輯為“0”。 可以通過測試其邏輯值來判斷值該節(jié)點(diǎn)是否有可以通過測試其邏輯值來判斷值該節(jié)點(diǎn)是否有SA0的故障。的故障。數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺13D算法算法 第三步：是把故障效應(yīng)傳送到輸出端口，可以在輸出第三步：是把故障效應(yīng)傳送到輸出端口，可以在輸出端口觀測到其邏輯值，有故障節(jié)點(diǎn)的邏輯值通過組合端口觀測到其邏輯值，有故障節(jié)點(diǎn)的邏輯值通過組合電路后可能會反向，但是差異還保留著。電路后可能會反向，但是差異還保留著。數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺14D算法算法第四步：記錄向量

8、。成功的測試向量被記錄在第四步：記錄向量。成功的測試向量被記錄在內(nèi)存里，已測試的故障從目標(biāo)故障的清單里減內(nèi)存里，已測試的故障從目標(biāo)故障的清單里減掉。掉。數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺15可測試的觸發(fā)器有兩種模式：可測試的觸發(fā)器有兩種模式： 正常模式正常模式在這種模式下，所設(shè)計(jì)芯片以設(shè)計(jì)的原來在這種模式下，所設(shè)計(jì)芯片以設(shè)計(jì)的原來功能工作；功能工作； 測試模式測試模式在這種模式下，所設(shè)計(jì)芯片進(jìn)行生產(chǎn)測試。在這種模式下，所設(shè)計(jì)芯片進(jìn)行生產(chǎn)測試。掃描測試掃描測試數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺16掃描測試掃描測試標(biāo)準(zhǔn)標(biāo)準(zhǔn)D觸發(fā)器觸發(fā)器與標(biāo)準(zhǔn)與標(biāo)準(zhǔn)D觸發(fā)器等觸發(fā)器等效的掃描觸發(fā)器效的掃描觸發(fā)器

9、數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺17 使用掃描觸發(fā)器，會增加設(shè)計(jì)的面積，增加了路徑使用掃描觸發(fā)器，會增加設(shè)計(jì)的面積，增加了路徑的延遲，增大了觸發(fā)器的輸出負(fù)載和電路的功耗。的延遲，增大了觸發(fā)器的輸出負(fù)載和電路的功耗。SMIC0.18m工藝庫工藝庫AREA(m2）FFDQRHDLX63.2FFSDQRHDLX79.83增加百分比增加百分比26.3%掃描測試掃描測試數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺18掃描測試流程掃描測試流程數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺19測試矢量集（測試矢量集（Test Pattern） 由一個(gè)或多個(gè)測試序列組成的測試矢量，測試矢量包含輸由一個(gè)或多個(gè)測試序列組成的測

10、試矢量，測試矢量包含輸入激勵(lì)和預(yù)期的輸出響應(yīng)，以測試一個(gè)目標(biāo)的故障。入激勵(lì)和預(yù)期的輸出響應(yīng)，以測試一個(gè)目標(biāo)的故障。數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺20 以二輸入與非門為例，假設(shè)輸以二輸入與非門為例，假設(shè)輸入為入為A，B，輸出為，輸出為Y，Y=(A*B);ABYA/1A/0B/1B/0Y/0Y/1001111101011011101101110101110010101n測試矢量為：測試矢量為：00 1,01 1,10 1,11 0 輸入激勵(lì)輸入激勵(lì) 輸出響應(yīng)輸出響應(yīng)數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺21故障覆蓋率故障覆蓋率 可以測試到的故障占總故障的比例。可以測試到的故障占總故障的比例。

11、如果電路的每個(gè)節(jié)點(diǎn)既可以控制如果電路的每個(gè)節(jié)點(diǎn)既可以控制(controllable)，又可觀測又可觀測(observable)，那么電路的測試覆蓋率就，那么電路的測試覆蓋率就高。高。 可控，可測可控，可測 可控，不可測可控，不可測不可控點(diǎn)：冗余電路，門控時(shí)鐘不可控點(diǎn)：冗余電路，門控時(shí)鐘數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺22業(yè)界產(chǎn)品測試方法業(yè)界產(chǎn)品測試方法ATE： Automatic Test Equipment數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺23數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺24主要內(nèi)容主要內(nèi)容可測性基礎(chǔ)可測性基礎(chǔ)可測性設(shè)計(jì)工具可測性設(shè)計(jì)工具驗(yàn)證的必要性驗(yàn)證的必要性驗(yàn)證方法學(xué)介紹驗(yàn)

12、證方法學(xué)介紹驗(yàn)證工具介紹驗(yàn)證工具介紹數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺25DFT CompilernSynopsys公司的集成于公司的集成于Design Compiler的的先進(jìn)測試綜合工具先進(jìn)測試綜合工具n獨(dú)創(chuàng)的獨(dú)創(chuàng)的“一遍測試綜合一遍測試綜合”技術(shù)技術(shù)n功能強(qiáng)大的掃描式可測性設(shè)計(jì)分析、綜合和驗(yàn)功能強(qiáng)大的掃描式可測性設(shè)計(jì)分析、綜合和驗(yàn)證技術(shù)證技術(shù)n支持支持RTL級、門級的掃描測試設(shè)計(jì)規(guī)則檢查，級、門級的掃描測試設(shè)計(jì)規(guī)則檢查，以及給予約束的掃描鏈插入和優(yōu)化以及給予約束的掃描鏈插入和優(yōu)化n啟動命令啟動命令source /opt/demo/synopsys.env design_vision &

13、amp;數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺26設(shè)計(jì)流程設(shè)計(jì)流程數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺271.Scan-Ready SynthesisDFT Compiler數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺282.Set ATE Configuration數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺29 即測試時(shí)鐘周期為即測試時(shí)鐘周期為100ns，輸入端口的數(shù)據(jù)輸入到達(dá)，輸入端口的數(shù)據(jù)輸入到達(dá)時(shí)間為時(shí)間為5ns，雙向端口的數(shù)據(jù)輸入到達(dá)時(shí)間為，雙向端口的數(shù)據(jù)輸入到達(dá)時(shí)間為55ns，輸出端口的數(shù)據(jù)程序采樣（輸出端口的數(shù)據(jù)程序采樣（strobe）時(shí)間為）時(shí)間為40ns。 測試時(shí)間參數(shù)的設(shè)置一般放在測試時(shí)間

14、參數(shù)的設(shè)置一般放在.synopsys_dc.setup文件中，也可以包含在文件中，也可以包含在DC綜合腳本文件里。綜合腳本文件里。 測試時(shí)鐘定義了驅(qū)動所有掃描觸發(fā)器的時(shí)鐘，測試時(shí)測試時(shí)鐘定義了驅(qū)動所有掃描觸發(fā)器的時(shí)鐘，測試時(shí)鐘一般與電路的工作時(shí)鐘不同，它是由鐘一般與電路的工作時(shí)鐘不同，它是由ATE提供的，提供的，只在測試時(shí)使用。只在測試時(shí)使用。DFTC進(jìn)行設(shè)計(jì)時(shí)，假設(shè)進(jìn)行設(shè)計(jì)時(shí)，假設(shè)ATE對芯片對芯片做測試的所有時(shí)鐘周期是相同的，等于做測試的所有時(shí)鐘周期是相同的，等于test_default _period。2.Set ATE Configuration數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺30

15、3.Pre-Scan Checkn執(zhí)行執(zhí)行create_test_protocol命令命令,生成測試協(xié)議生成測試協(xié)議n執(zhí)行執(zhí)行dft_drc命令，檢查設(shè)計(jì)中有無測試設(shè)計(jì)規(guī)則的違規(guī)。命令，檢查設(shè)計(jì)中有無測試設(shè)計(jì)規(guī)則的違規(guī)。n典型的設(shè)計(jì)綜合規(guī)則有：典型的設(shè)計(jì)綜合規(guī)則有： capacitance, transition, and fanoutn典型的測試設(shè)計(jì)規(guī)則主要檢查典型的測試設(shè)計(jì)規(guī)則主要檢查 1. 設(shè)計(jì)中是否有測試違規(guī)使得無法插入掃描鏈設(shè)計(jì)中是否有測試違規(guī)使得無法插入掃描鏈 2. 設(shè)計(jì)中是否有測試違規(guī)使得無法捕獲數(shù)據(jù)設(shè)計(jì)中是否有測試違規(guī)使得無法捕獲數(shù)據(jù) 3. 設(shè)計(jì)中是否有測試違規(guī)使得測試覆蓋率降

16、低設(shè)計(jì)中是否有測試違規(guī)使得測試覆蓋率降低數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺314.Scan Specificationn 在在DFTC中，可以用中，可以用set_scan_configuration命命 令進(jìn)行掃描路徑的管理令進(jìn)行掃描路徑的管理set_scan_configuration -chain_count 6set_scan_configuration -clock_mixing mix_clocksset_scan_configuration -internal_clocks trueset_scan_configuration -add_lockup false數(shù)字集成電路可測性

17、軟件設(shè)計(jì)及驗(yàn)證平臺324.Scan Specification用下面的命令定義設(shè)計(jì)中其中一條掃描鏈：用下面的命令定義設(shè)計(jì)中其中一條掃描鏈：set_dft_signal -view spec -type ScanDataIn -port SI1set_dft_signal -view spec -type ScanDataOut -port SO1set_dft_signal -view spec -type ScanEnable -port SE active_satate1set_san_path -view spec C1 -scan_data_in SI1 scan_data_out S

18、01數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺335.Scan Preview執(zhí)行執(zhí)行preview_dft：1.檢查掃描路徑的一致性檢查掃描路徑的一致性2.確定掃描鏈的數(shù)目確定掃描鏈的數(shù)目3.分派掃描單元和為掃描單元排次序分派掃描單元和為掃描單元排次序4.加入連接的硬件加入連接的硬件數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺346.Scan Chain Synthesis執(zhí)行執(zhí)行insert_dft,讀取已預(yù)覽的掃描結(jié)構(gòu)讀取已預(yù)覽的掃描結(jié)構(gòu)進(jìn)行所需要的掃描代替進(jìn)行所需要的掃描代替插入測試點(diǎn)插入測試點(diǎn)保證沒有競爭保證沒有競爭連接掃描路徑連接掃描路徑把違規(guī)減少到最少把違規(guī)減少到最少數(shù)字集成電路可測性軟件設(shè)計(jì)

19、及驗(yàn)證平臺35Setting the Effort Level數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺367.Post-Scan Check數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺37數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺388.Estimate Test coverage數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺39write -format verilog hierarchy output ./netlist/top_pad.svwrite_sdc ./sdc/top_pad.sdcwrite_test_protocol -format stil -output ./spf/top_pad.spf.sv文

20、件和文件和.sdc文件供布局布線工具文件供布局布線工具Astro生成芯片版圖生成芯片版圖.spf文件供測試矢量生成工具文件供測試矢量生成工具Tetramax生成與測試矢量集，待芯片流片生成與測試矢量集，待芯片流片封裝好后，測試矢量集供封裝好后，測試矢量集供ATE設(shè)備來測試芯片。設(shè)備來測試芯片。 數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺40主要內(nèi)容主要內(nèi)容可測性基礎(chǔ)可測性基礎(chǔ)可測性設(shè)計(jì)工具可測性設(shè)計(jì)工具驗(yàn)證的必要性驗(yàn)證的必要性驗(yàn)證方法學(xué)介紹驗(yàn)證方法學(xué)介紹驗(yàn)證工具介紹驗(yàn)證工具介紹數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺41驗(yàn)證的必要性驗(yàn)證的必要性驗(yàn)證的概念，驗(yàn)證與測試的區(qū)別。經(jīng)驗(yàn)表明，驗(yàn)證已經(jīng)占到整個(gè)產(chǎn)品

21、開發(fā)周期的70%以上，它已經(jīng)成為復(fù)雜SOC（System on-Chip）開發(fā)中的重要壁壘。數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺42典型流程典型流程 時(shí)序 不滿足動態(tài)仿真正確Verification is not just very hard, it is very, very hard沒有一個(gè)簡單的工具可以解決你所有的驗(yàn)證沒有一個(gè)簡單的工具可以解決你所有的驗(yàn)證問題。問題。(VSIA,Virtual Socket Interface Alliance)數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺43主要內(nèi)容主要內(nèi)容可測性基礎(chǔ)可測性基礎(chǔ)可測性設(shè)計(jì)工具可測性設(shè)計(jì)工具驗(yàn)證的必要性驗(yàn)證的必要性驗(yàn)證方法學(xué)介紹驗(yàn)

22、證方法學(xué)介紹驗(yàn)證工具介紹驗(yàn)證工具介紹數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺44驗(yàn)證方法學(xué)驗(yàn)證方法學(xué)方法學(xué)：又稱方法論，是一門學(xué)問采用的方法、規(guī)方法學(xué)：又稱方法論，是一門學(xué)問采用的方法、規(guī)則與公理；一種特定的做法或一套做法。則與公理；一種特定的做法或一套做法。驗(yàn)證方法學(xué)：指完成驗(yàn)證過程中的一系列方法、技驗(yàn)證方法學(xué)：指完成驗(yàn)證過程中的一系列方法、技術(shù)和規(guī)范。術(shù)和規(guī)范。 仿真技術(shù)仿真技術(shù) 靜態(tài)技術(shù)靜態(tài)技術(shù) 物理驗(yàn)證物理驗(yàn)證數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺45仿真技術(shù)仿真技術(shù)基于事件的仿真基于事件的仿真-任何一個(gè)輸入的變化都任何一個(gè)輸入的變化都被標(biāo)記為事件，即常說的功能仿真，精度被標(biāo)記為事件，即常說

23、的功能仿真，精度高，速度慢。比如高，速度慢。比如Modelsim, VCS。基于周期的仿真基于周期的仿真-單周期內(nèi)只檢查一次輸單周期內(nèi)只檢查一次輸入并計(jì)算設(shè)計(jì)的輸出邏輯值。速度快，無入并計(jì)算設(shè)計(jì)的輸出邏輯值。速度快，無時(shí)序、毛刺。比如時(shí)序、毛刺。比如Cyclone。事務(wù)級仿真事務(wù)級仿真-一堆事件的集合即為事務(wù)，一堆事件的集合即為事務(wù)，即常說的驗(yàn)證平臺。即常說的驗(yàn)證平臺。軟硬件協(xié)同驗(yàn)證軟硬件協(xié)同驗(yàn)證-需要專門的軟硬件，成需要專門的軟硬件，成本高本高 。數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺46傳統(tǒng)仿真系統(tǒng)傳統(tǒng)仿真系統(tǒng)nDUT：Design Under Testn適用于基于事適用于基于事件的仿真件的

24、仿真和和基基于周期的仿真。于周期的仿真。n適用于簡單的適用于簡單的設(shè)計(jì)。設(shè)計(jì)。缺點(diǎn)：缺點(diǎn)：1.可擴(kuò)展性差2.可重用性差數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺47層次化的驗(yàn)證系統(tǒng)層次化的驗(yàn)證系統(tǒng)適用于事務(wù)級仿真適用于事務(wù)級仿真優(yōu)點(diǎn)：優(yōu)點(diǎn)：1.可擴(kuò)展性好2.可重用性好數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺48為什么要用事務(wù)級仿真？基于事件的仿真基于事件的仿真事務(wù)級仿真事務(wù)級仿真Testbench代碼可讀性，可代碼可讀性，可維護(hù)性維護(hù)性差差強(qiáng)強(qiáng)仿真速度仿真速度慢慢快快Testbench結(jié)構(gòu)結(jié)構(gòu)DUT復(fù)雜時(shí)，結(jié)構(gòu)混亂復(fù)雜時(shí)，結(jié)構(gòu)混亂DUT復(fù)雜時(shí)，結(jié)構(gòu)清晰復(fù)雜時(shí)，結(jié)構(gòu)清晰Testbench代碼量代碼量DUT

25、簡單時(shí)，代碼量尚可簡單時(shí)，代碼量尚可DUT復(fù)雜時(shí)，代碼量巨大復(fù)雜時(shí)，代碼量巨大DUT簡單時(shí)，代碼量略多簡單時(shí)，代碼量略多DUT復(fù)雜時(shí)。代碼量較少復(fù)雜時(shí)。代碼量較少與待測設(shè)計(jì)聯(lián)系程度與待測設(shè)計(jì)聯(lián)系程度非常緊密非常緊密行為級與行為級與DUT聯(lián)系緊密聯(lián)系緊密事務(wù)級具有自身獨(dú)立性事務(wù)級具有自身獨(dú)立性可復(fù)用性可復(fù)用性無無強(qiáng)強(qiáng)抽象層次抽象層次無無有有參考模型參考模型無無有有基于事件的仿真與事務(wù)級仿真的比較基于事件的仿真與事務(wù)級仿真的比較數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺49事務(wù)級仿真事務(wù)級仿真RVM： Reference Methodology Methodology, Synopsys公司。VMM：V

26、erificationMethodology Manual, ARM公司和Synopsys公司。AVM：Advanced Verification Methodology, Mentor公司。OVM：Open Verification Methodology, Cadence公司和Mentor公司UVM： Universal Verification Methodology, Cadence公司數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺50為什么選用OVM？驗(yàn)證方法學(xué)驗(yàn)證方法學(xué)側(cè)重點(diǎn)側(cè)重點(diǎn)EDA驗(yàn)證工具驗(yàn)證工具支持的驗(yàn)證語言支持的驗(yàn)證語言基類庫是否基類庫是否開源開源RVM層次化驗(yàn)證層次化驗(yàn)證VCSO

27、penVera否否VMMRTL級模塊級模塊VCSSystemVerilog是是AVM層次化驗(yàn)證層次化驗(yàn)證QuestasimSystemCSystemVerilog是是OVM開源和不同開源和不同仿真器之間仿真器之間的透明性的透明性支持不同驗(yàn)證支持不同驗(yàn)證工具工具支持支持SystemVerilog等多種語言等多種語言是是UVM開源和快速開源和快速入門入門QuestasimNC-verilog支持支持SystemVerilog等多種語言等多種語言是是各種驗(yàn)證方法學(xué)比較各種驗(yàn)證方法學(xué)比較數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺51SystemVerilog介紹介紹SystemVerilog結(jié)合了結(jié)合了Ve

28、rilog和和C+的概念，的概念，具有如下新功能：具有如下新功能： 1.面向?qū)ο缶幊堂嫦驅(qū)ο缶幊?OOP) 、 2.隨機(jī)約束隨機(jī)約束(Constraint Random)、 3.斷言斷言(Assertion) 、 4.功能覆蓋率功能覆蓋率(Functional Coverage) 。數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺52OOP：Object-oriented programming類：定義實(shí)物的抽象特點(diǎn)，包含方法和屬性。對象：類的實(shí)例。方法：類的行為。繼承：子類包含類的特性。SystemVerilog介紹介紹-面向?qū)ο缶幊堂嫦驅(qū)ο缶幊虜?shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺53CRT:Const

29、raint Random Test class my_transaction extends ovm_transaction; rand int data_i; constraint c_data_i data_i = 0; data_i 262144; virtual function void randomize_();data_i = $random & 18h3ffff; endfunctionSystemVerilog介紹介紹-隨機(jī)約束隨機(jī)約束數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺54SystemVerilog介紹介紹-斷言斷言Assertion 示例示例property p1

30、0;(posedge clock) (io.data_check_o=data_out_design_for_check-2);endpropertya10: assert property (p10);數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺55Functional Coveragecovergroup：覆蓋率模型：覆蓋率模型sample()：采樣函數(shù)：采樣函數(shù)bins: 倉倉Covergroup Covkind;coverpoint tr.kind /kind 為4位數(shù)據(jù)bins zero=0;bins hi = 8:$;endgroupSystemVerilog介紹介紹-功能覆蓋率功能覆蓋率

31、數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺56OVM介紹介紹OVM是一種基于SystemVerilog的驗(yàn)證方法或者策略。OVM已經(jīng)實(shí)現(xiàn)了一個(gè)基本的層次化驗(yàn)證平臺，大大簡化驗(yàn)證工程師的工作量。OVM可以驗(yàn)證HDL代碼或者網(wǎng)表文件OVM特點(diǎn)： 1.開放性：支持所有驗(yàn)證工具 2.開源：OVM庫都是基于SystemVerilog實(shí)現(xiàn) 的，可以在網(wǎng)上下載。 3.可靠性：兩大公司共同開發(fā)維護(hù)數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺57OVM結(jié)構(gòu)結(jié)構(gòu)novm_envnovm_sequecernovm_agentnovm_transcationnovm_scoreboardnovm_drivernovm_monito

32、r數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺58靜態(tài)技術(shù)靜態(tài)技術(shù)語法檢查語法檢查-用戶可以自由控制需要檢查的規(guī)則，如代碼風(fēng)格，可綜合檢查，DFT檢查。 nlint工具。靜態(tài)時(shí)序分析靜態(tài)時(shí)序分析-檢查建立、保持時(shí)間以及其他延時(shí)信息是否滿足設(shè)計(jì)時(shí)序要求。 Prime Time。形式驗(yàn)證形式驗(yàn)證不考慮時(shí)序信息，通常用于驗(yàn)證兩個(gè)設(shè)計(jì)是否在功能上等效。 Formality 工具。數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺59 一般來說，要分析或檢驗(yàn)一個(gè)電路設(shè)計(jì)的時(shí)序方面的特征有兩種主要手段：動態(tài)時(shí)序仿真（Dynamic Timing Simulation）和靜態(tài)時(shí)序分析（Static Timing Analysis

33、） 1.動態(tài)時(shí)序仿真：利用仿真器和延遲文件，通過反標(biāo)節(jié)點(diǎn)延遲信息來仿真。 優(yōu)點(diǎn)：可直觀查看波形；缺點(diǎn)：速度慢，看不到關(guān)鍵路徑。 2.靜態(tài)時(shí)序分析：分析每條時(shí)間路徑上的延遲，來查看是否存在setup/hold違反。 優(yōu)點(diǎn)：分析速度比較快，全面；缺點(diǎn)：不能查看功能是否正確。靜態(tài)時(shí)序分析靜態(tài)時(shí)序分析數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺60 所謂形式驗(yàn)證，就是通過比較兩個(gè)設(shè)計(jì)在邏輯功能是否等同的方法來驗(yàn)證電路的功能。 優(yōu)點(diǎn)： 1.不依賴于測試矢量，因此能提供更完全的驗(yàn)證； 2.可以實(shí)現(xiàn)RTL-to-RTL、RTL-to-gate、gate-to-gate之 間的驗(yàn)證； 3.有定位功能，可以幫助你找出兩

34、個(gè)設(shè)計(jì)之間功能不等同的原因； 4.可以使用的文件格式有VHDL、Verilog、Synopsys 的.db格式,以及EDIF網(wǎng)表等； 5.可以實(shí)現(xiàn)自動的分層驗(yàn)證；形式驗(yàn)證形式驗(yàn)證數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺61物理驗(yàn)證物理驗(yàn)證-版圖級版圖級電源電壓降電源電壓降電遷移電遷移功耗功耗 Astro布局布線工布局布線工天線效應(yīng)天線效應(yīng) 具中完成具中完成串?dāng)_串?dāng)_數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺62主要內(nèi)容主要內(nèi)容驗(yàn)證的必要性驗(yàn)證的必要性驗(yàn)證方法學(xué)介紹驗(yàn)證方法學(xué)介紹驗(yàn)證工具介紹驗(yàn)證工具介紹演示演示數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺63如何利用如何利用OVM完成驗(yàn)證？完成驗(yàn)證？數(shù)字集成電路可測

35、性軟件設(shè)計(jì)及驗(yàn)證平臺64基于OVM的數(shù)字濾波器驗(yàn)證平臺數(shù)模轉(zhuǎn)化器（DAC）中的數(shù)字插值濾波器做為此驗(yàn)證平臺的DUT數(shù)字插值濾波器的功能： 1.提高采樣頻率 2. 濾除帶外（帶寬20KHz）噪聲 輸入信號輸入信號輸出信號輸出信號數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺65傳統(tǒng)的濾波器驗(yàn)證平臺仿真結(jié)果傳統(tǒng)的驗(yàn)證平臺：基于定向測試矢量+波形查看的方式數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺66傳統(tǒng)驗(yàn)證平臺沒找到傳統(tǒng)驗(yàn)證平臺沒找到BUG的原因的原因1.仿真時(shí)間沒有足夠長 2.借助波形來判斷 3.沒有與理想?yún)⒖寄Ｐ捅容^ 基于基于OVM的驗(yàn)證平臺的驗(yàn)證平臺數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺67OVM驗(yàn)證平臺驗(yàn)證

36、步驟驗(yàn)證平臺驗(yàn)證步驟利用OVM庫完成平臺代碼啟動驗(yàn)證工具創(chuàng)建編譯庫編譯驗(yàn)證平臺代碼啟動仿真數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺68利用利用OVM庫完成平臺代碼庫完成平臺代碼擴(kuò)展OVM類逐層完成 接口 數(shù)據(jù)產(chǎn)生 驅(qū)動器 驗(yàn)證環(huán)境 比較器數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺69OVM平臺平臺-接口接口 interface io_if(); logic 17:0 data_i; logic 17:0 data_o; logic 17:0 data_check_o; modport dut_if(input data_i, output data_o);/ DUT接口 modport check_if

37、(input data_i, output data_check_o);/ 比較器模塊接口 Endinterface io_if my_io();/裝載接口 module check(io_if.check_if io, input clock,rst,en); dut dut(.io(my_io), .clock(clock), .rst(rst), .en(rst_check); check check(.io(my_io), .clock(clock), .rst(rst), .en(rst_check) ;數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺70OVM平臺平臺數(shù)據(jù)產(chǎn)生數(shù)據(jù)產(chǎn)生 clas

38、s my_transaction extends ovm_transaction; rand int data_i; function new (string name = ); super.new(name); endfunction: new /產(chǎn)生隨機(jī)事件的約束條件 constraint c_data_i data_i = 0; data_i 262144; virtual function void randomize_(); data_i = $random & 18h3ffff; endfunction ovm_object_utils_begin(my_transacti

39、on)/在程序中 ovm_field_int(data_i, OVM_ALL_ON + OVM_DEC) ovm_object_utils_end endclass: my_transaction 數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺71OVM平臺平臺驅(qū)動器驅(qū)動器 class my_driver extends ovm_driver;/ ovm_component_utils(my_driver)/注冊本類，這個(gè)宏的結(jié)尾沒有符號； virtual io_if v_io;/裝載虛擬接口 ovm_get_port #(my_transaction) get_port;/裝載與激勵(lì)發(fā)生器通信的通道接

40、口： function new(string name, ovm_component parent); super.new(name, parent); /建議驗(yàn)證程序中可寫一些ovm_report_info的語句供提示用： ovm_report_info(, Called my_driver:new);/在測試結(jié)果顯示此函數(shù)被調(diào)用 endfunction: new 數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺72 function void build; super.build(); ovm_report_info(, Called my_driver:build); get_port = new(

41、get_port, this);/初始化 endfunction : build virtual task run; ovm_report_info(, Called my_driver:run); forever begin my_transaction tx; #1600 get_port.get(tx);/從通道中取一個(gè)事件 ovm_report_info(,$psprintf(data_i = %2h,tx.data_i); v_io.dut_if.data_i = tx.data_i; end endtask: run endclass: my_driver數(shù)字集成電路可測性軟件設(shè)計(jì)

42、及驗(yàn)證平臺73OVM平臺平臺驗(yàn)證環(huán)境驗(yàn)證環(huán)境 class my_env extends ovm_env;/ ovm_component_utils(my_env)/注冊本類 ovm_random_stimulus #(my_transaction) env_stimulus;/裝載激勵(lì)器 tlm_fifo #(my_transaction) env_fifo;/裝載通道 my_driver env_driver;/裝載驅(qū)動器 function new(string name = my_env, ovm_component parent = null); super.new(name, pare

43、nt); ovm_report_info(, Called my_env:new); endfunction: new 數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺74 virtual function void build; super.build(); ovm_report_info(, Called my_env:build); env_stimulus = new(env_stimulus, this);/初始化激勵(lì)器 env_fifo = new(env_fifo, this);/初始化通道 env_driver = new(env.driver, this);/初始化驅(qū)動器 endfunc

44、tion: build virtual function void connect;/設(shè)定連接關(guān)系 ovm_report_info(, Called my_env:connect); env_stimulus.blocking_put_port.connect(env_fifo.put_export);/激勵(lì)器側(cè)接口-放事件 env_driver.get_port.connect(env_fifo.get_export);/驅(qū)動器側(cè)接口-取事件 endfunction: connect數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺75 virtual function void configure;/

45、ovm_report_info(, Called my_env:configure); env_stimulus.set_report_id_action(stimulus generation, OVM_NO_ACTION);/限制顯示信息 endfunction: configure/你可刪除上一行，看看有什么變化？ task run(); ovm_report_info(,Called my_env:run); endtask: run virtual function void report; ovm_report_info(, Called my_env:report); endfu

46、nction: report /在運(yùn)行下面的run_test()函數(shù)時(shí)，以上函數(shù)將自動依次運(yùn)行 endclass: my_env數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺76 module check(io_if.check_if io, input clock,rst,en, input 17:0 data_out_design_for_check); wire 17:0 hcic_out; /參考模型 Hcic_full Hcic_full (clock, en, rst, io.data_i, hcic_out,); assign io.data_check_o= hcic_out; prop

47、erty p10; (posedge clock) (io.data_check_o=data_out_design_for_check-2)|io.data_check_o=0; endproperty a10: assert property (p10); endmoduleOVM平臺平臺比較器比較器數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺77 timescale 1ns/1ns module top; import ovm_pkg:*; import my_pkg:*; parameter clock_cycle = 100; bit clock; bit rst; bit rst_chec

48、k; io_if my_io();/裝載接口 dut dut(.io(my_io), .clock(clock), .rst(rst), .en(rst_check);/裝載DUT check check(.io(my_io), .clock(clock), .rst(rst), .en(rst_check), .data_out_design_for_check(my_io.dut_if.data_o); /建議在驗(yàn)證程序頂級模塊中一般采用繼承ovm_test的類包裝繼承 ovm_env的類 OVM平臺平臺頂層模塊頂層模塊數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺78 class my_test

49、extends ovm_test; ovm_component_utils(my_test)/注冊本類 my_env top_env;/裝載環(huán)境-top_env function new(string name = my_test, ovm_component parent = null); super.new(name, parent); ovm_report_info(, Called my_test:new); endfunction: new virtual function void build; super.build(); ovm_report_info(, Called my_

50、test:build); top_env=new();/初始化 /建議在驗(yàn)證程序中可設(shè)定看門狗 set_global_timeout(1000000us); endfunction: build 數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺79 virtual function void connect; ovm_report_info(, Called my_test:connect); top_env.env_driver.v_io = my_io;/連接虛擬接口到驅(qū)動器的物理接口 endfunction: connect task run; my_transaction tx; tx = new

51、(); ovm_report_info(, Called my_test:run); top_env.env_stimulus.generate_stimulus(tx, 2000000);/激勵(lì)器產(chǎn)生20個(gè)事件 endtask: run endclass: my_test數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺80 initial begin run_test(“my_test”); clock=0; rst=0; rst_check=0; #(32*clock_cycle) rst=1; end always #(clock_cycle/2) clock = clock; initial be

52、gin $fsdbDumpfile(top.fsdb); $fsdbDumpSVA; $fsdbDumpvars(0,top,+all); end endmodule: top數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺81啟動驗(yàn)證工具啟動驗(yàn)證工具利用mentor的questasim，界面和操作類似于modelsim環(huán)境變量source /opt/demo/questasim.env啟動命令vsim&數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺82腳本方式完成驗(yàn)證腳本方式完成驗(yàn)證 vlib dac_hcic /創(chuàng)建庫 vlog +acc -f ./rtl/ovm_rtl/compile_questa_

53、sv.f -work dac_hcic -sv +cover / 編譯整個(gè)驗(yàn)證平臺 vsim -c dac_hcic.top -sv_seed 100 -coverage -assertcover -assertdebug -sva -voptargs=“+acc” -pli /opt/springsoft/verdi/share/PLI/MODELSIM/LINUX/novas_fli.so /啟動仿真 view assertions /查看斷言 run -all /開始運(yùn)行 quit -sim / 結(jié)束仿真數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺83compile_questa_sv.f+in

54、cdir+/home1t/opt/questasim/questasim/verilog_src/ovm-2.1.2/src/home1t/opt/questasim/questasim/verilog_src/ovm-2.1.2/src/ovm_pkg.sv +incdir+/home/liuxp/dac/rtl/ovm_rtl+incdir+/home/liuxp/dac/rtl/dac_balise/dac_haf_cic/home/liuxp/dac/rtl/ovm_rtl/ovm_start.sv數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺84結(jié)果查看結(jié)果查看斷言結(jié)果查看斷言結(jié)果查看覆蓋率查

55、看覆蓋率查看數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺85斷言結(jié)果查看Questasim下數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺86斷言結(jié)果查看Verdi下Verdi（另外一個(gè)軟件，專門用作波形查看和調(diào)試）下查看斷言結(jié)果更加直觀，箭頭朝上就表示端正通過，朝下表示斷言失敗。數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺87覆蓋率查看數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺88覆蓋率查看數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺89靜態(tài)驗(yàn)證工具靜態(tài)驗(yàn)證工具靜態(tài)時(shí)序分析靜態(tài)時(shí)序分析Prime Time形式驗(yàn)證形式驗(yàn)證-Formality數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺90靜態(tài)時(shí)序分析靜態(tài)時(shí)序分析PrimeTimePrime

56、Time是Synopsys的靜態(tài)時(shí)序分析軟件，常被用來分析大規(guī)模、同步、數(shù)字ASIC。PrimeTime適用于門級的電路設(shè)計(jì)。 1.邏輯綜合后網(wǎng)表 2.自動布局布線后網(wǎng)表數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺91PrimeTime流程流程 1.設(shè)置查找和鏈接路徑； 2.讀入并鏈接所要分析的設(shè)計(jì)； 3.設(shè)置操作條件和線上負(fù)載模型； 4.設(shè)置基本的時(shí)序約束； 5.檢查所設(shè)置的約束以及該設(shè)計(jì)的結(jié)構(gòu)。 數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺92PrimeTime工具啟動工具啟動source /opt/demo/synopsys.envpt_shellprimetime&數(shù)字集成電路可測性軟件設(shè)計(jì)及

57、驗(yàn)證平臺93命令輸入?yún)^(qū)命令輸入?yún)^(qū)數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺94PrimeTime腳本腳本 source pt.scrset lib_path /home1t/smic/smic_65/SCC65NLL_HS_RVT_V1p1aset smic_stdlib_path $lib_path/synopsys/1.2v/set smic_diolib_path /home1t/smic/smic_65/SP65NLLD2RP_OV3_TTM_V0p2a/syn/3p3v/set smic_aiolib_path /home1t/smic/smic_65/SP65NLLD2RP_OV3_AN

58、ALOG_TTM_V0p2a/syn/3p3v/set smic_stdsymlib_path $lib_path/Symbol/set search_path $search_path $smic_stdlib_path $smic_aiolib_path $smic_diolib_path $smic_stdsymlib_path $smic_iosymlib_path“set link_path * scc65nll_hs_rvt_ss_v1p08_125c_basic.db scc65nll_hs_rvt_ff_v1p32_-40c_basic.db SP65NLLD2RP_OV3_T

59、TM_V0p2_ss_V1p08_125C.db SP65NLLD2RP_OV3_TTM_V0p2_ff_V1p32_-40C.db“set symbol_library list SCC65NLL_HS_RVT_V1p1.sdbremove_design allread_verilog ./syn/netlist/dac.sv“l(fā)ink_design daccurrent_design daclist_designsreport_cell數(shù)字集成電路可測性軟件設(shè)計(jì)及驗(yàn)證平臺95PrimeTime腳本腳本 source pt.scrset_operating_conditions -min_library scc65nll_hs_rvt_ff_v1p32_-40c_basic -min ff_v1p32_-40c -max_library scc65nll_hs_rvt_ss_v1p08_125c_basic -max ss_v1p08_125c -analysis_type bc_wcset_operating_conditions -library scc65nll_hs_rvt_ff_v1p32_-4