1、第四章第四章 時序邏輯電路時序邏輯電路鎖存器4.2 觸發器4.4 同步時序邏輯電路的分析4.3 時序邏輯電路概述4.5 同步時序邏輯電路的設計4.6 異步時序邏輯電路的分析4.7 常用時序邏輯電路模塊基本SR鎖存器鐘控D鎖存器鐘控SR鎖存器4.1 鎖存器1.雙穩態電路（Bistate Elements） 問題：由于電路沒有輸入，無法控制或改變它的狀態。 電路有兩個穩定工作狀態：10QQ01QQ4.1.1 基本SR鎖存器4.1.1 基本SR鎖存器不 變2.由或非門構成的基本SR鎖存器 (1)電路結構和邏輯符號 S 、 R稱為觸發脈沖輸入端， S為置位（Set）端，R為復位（Reset）端。 邏輯

2、符號電路圖4.1.1 基本SR鎖存器(2)輸入和輸出的關系 不 變0 11 00 0 0 00 11 01 1 S R QQ00輸出不定0110100111004.1.1 基本SR鎖存器00 對于由或非門構成的基本SR鎖存器采用正脈沖觸發。 例：已知輸入S 、R波形圖，試畫出 、 波形圖，設SR鎖存器的初態為0。 QQQQ不 變0 11 00 0 0 00 11 01 1 S R QQ1000100010004.1.1 基本SR鎖存器QQ例：已知輸入S、R波形圖，試畫出Q、Q波形圖，設SR鎖存器的初態為0。 當SR鎖存器輸入端同時加1時，Q和Q 都變成了0。當S、R同時由10時，觸發器的輸出將

3、會出現由010反復切換。 4.1.1 基本SR鎖存器3.由與非門構成的基本SR鎖存器 (1)電路結構和符號 (2)輸入輸出關系 1 11 00 1 不 變 0 00 11 0 1 1 RQQS4.1.1 基本SR鎖存器4.鎖存器的狀態 (1) 0態、1態、非正常態 (2)現態和次態 現態（Present State）：鎖存器在接收信號之前所處的狀態，用Qn表示； 次態（Next State）：鎖存器在接收信號之后建立的新的穩定狀態，用Qn+1表示。 稱為0態， 10QQ稱為1態， 01QQ或00QQ11QQ稱為非正常態。 4.1.1 基本SR鎖存器(3) 基本SR鎖存器的狀態特性表： S R

4、Qn Qn+1 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1 010011 nnQRSQ10SR（約束條件）110001101000110SQn+1RQn14.1.1 基本SR鎖存器5.基本SR鎖存器的應用 (1)作為存儲單元，可存儲1位二進制信息。 (2)其它功能觸發器的基本組成部分。 (3)構成單脈沖發生器 vO窄脈沖以下電路無法產生單脈沖： 4.1.1 基本SR鎖存器由基本SR鎖存器構成的單脈沖發生電路： 每按動開關一次，只輸出一個脈沖。 基本SR鎖存器4.1.1 基本SR鎖存器QCP=0：基本SR鎖存器輸入端均為1，狀態保持不變1.電路結構和邏輯符號

5、 基本SR鎖存器時鐘脈沖CP=1： S 、 R通過與非門作用于基本SR鎖存器4.1.2 鐘控SR鎖存器2.邏輯功能S R Qn Qn+1 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1 010011 nnQRSQ10SR（約束條件）4.1.2 鐘控SR鎖存器3. 基本SR鎖存器與鐘控SR鎖存器的區別 （a）基本SR鎖存器輸出波形 （b）鐘控SR鎖存器輸出波形 結論：鐘控SR鎖存器只在CP高電平期間接收輸入信號，基本SR鎖存器任何時候均能接收輸入信號。 4.1.2 鐘控SR鎖存器DQn13.特性表 D Qn Qn+1 0 0 0 1 1 0 1 1 0011 1

6、.電路結構和邏輯符號 2.特性方程 將S=D，R=D（保證了SR=0）代入SR鎖存器的特性方程得4.1.3 鐘控D鎖存器nnQRSQ14.1.3 鐘控D鎖存器【例】在鐘控D鎖存器輸入如圖所示的CP和D波形，試畫出輸出波形。假設鎖存器初始狀態為0。“透明”鎖存器（Transparent Latch） library IEEE；use IEEE.std_logic_1164.all；entity DLATCH is port（D，Cl：in std_logic； Q：out std_logic）；end DLATCH；architecture one of DLATCH isbegin proce

7、ss（Cl，D） begin if C1 =1 then Q =D； end if； end process；End one；“d”鎖存器（Transparent Latch） 74HC573的邏輯圖當LE=1時，輸出Q跟隨輸入D變化，當LE=0時，輸出Q保持不變當OE=0時，輸出高阻態。4.1.5 集成三態輸出八D鎖存器5種不同功能的觸發器D觸發器SR觸發器JK觸發器T觸發器T觸發器3.觸發器的分類4.2 觸發器-概述1.主從D觸發器電路結構及邏輯符號當CP=0時，QM跟隨D變化，從鎖存器保持不變 4.2.1 主從D觸發器主鎖存器從鎖存器當CP=1時，主鎖存器保持不變，從鎖存器跟隨QM變化主

8、從D觸發器的狀態只有在CP上升沿時刻才會改變2.工作原理例：主從D觸發器輸入CP和D的波形如圖所示，試畫出輸出波形。4.2.1 主從D觸發器3.由CMOS門構成的主從D觸發器端直接置1DS端直接清0DR能時，主從觸發器邏輯功當1DD RS110DD時，觸發器置，當RS001DD時，觸發器置，當RS4.2.1 主從D觸發器1.電路結構和邏輯符號 G3、G4、G5、G6構成了D信號的輸入通道。1DC1QQ基本SR鎖存器 G1、G2構成了基本SR鎖存器。4.2.2 維持阻塞觸發器2.工作原理分析1. 觸發器維持原狀態不變； 011DD2. 輸入信號D 經門G6取反后到達門G4的輸入端，再經門G5取反

9、后到達門G3的輸入端，等待送入。 當CP=0時：輸出不變4.2.2 維持阻塞D觸發器設D=0，當CP由01時Qn+1=0，并立即封鎖輸入通路。01101封鎖輸入通路011100輸出0態4.2.2 維持阻塞D觸發器設D=1，當CP由01時則Qn+1=1，并立即封鎖輸入通路。10011封鎖輸入通路001111輸出1態結論：在CP上升沿接收輸入信號， Qn+1=1。4.2.2 維持阻塞D觸發器3.具有異步置位、復位端的維持阻塞D觸發器不管CP=0還是1，觸發器置1態。10DDRS，不管CP=0還是1，觸發器置0態。01DDRS，4.2.2 維持阻塞D觸發器區別 電平觸發的主從觸發器工作時，必須在正跳

10、沿前加入輸入信號。如果在CP 高電平期間輸入端出現干擾信號，那么就有可能使觸發器的狀態出錯。 而邊沿觸發器允許在CP 觸發沿來到前一瞬間加入輸入信號。這樣，輸入端受干擾的時間大大縮短，受干擾的可能性就降低了。邊沿D觸發器也稱為維持-阻塞邊沿D觸發器。 QQ 邊沿觸發器只有CP的上升沿或下降沿瞬間才能接受控制輸入信號，改變狀態，因此在一個時鐘脈沖下，觸發器最多只能翻轉一次，從根本上杜絕了空翻的現象。 例：一上升沿觸發的D觸發器，設初態為1，試在給定CP、D下，畫出Q和Q波形。 4.2.2 維持阻塞D觸發器1.電路結構和邏輯符號 4.2.3 利用傳輸延遲的JK觸發器JK觸發器：nnnQKQJQ1例

11、：傳輸延遲JK觸發器，給定CP、J、K的波形如下，試畫出相應的輸出 Q 和 Q 波形。設初始狀態為0。QQ4.2.3 利用傳輸延遲的JK觸發器 什么是什么是觸發和觸發和觸發？它跟鎖存觸發？它跟鎖存器的器的有何區別？有何區別？觸發器小結上升沿觸發和下降沿觸發在上升沿觸發和下降沿觸發在上有什么特點？上有什么特點？ 后面的內容將后面的內容將。而對觸發器的電路結構不做重點。而對觸發器的電路結構不做重點nnnQKQJQ1表達式表達式成立條成立條件件DQn1表達式表達式成立條成立條件件library IEEElibrary IEEE；use IEEE.std_logic_1164.alluse IEEE.

12、std_logic_1164.all；entity DFF is entity DFF is port port （D D，CLKCLK：in std_logicin std_logic； Q Q：out std_logicout std_logic）；）；end DFFend DFF；architecture one of DFF isarchitecture one of DFF isbeginbegin process process （CLKCLK） CLKCLK置于敏感表內置于敏感表內 begin begin if CLKevent and CLK = 1 then if CLKev

13、ent and CLK = 1 then Q = D Q = D； end if end if； end process end process；endend；entity DFF is entity DFF is port port （R,S,DR,S,D，CLKCLK：in std_logicin std_logic； Q Q：out std_logicout std_logic）；）；end DFFend DFF；architecture one of DFF isarchitecture one of DFF isbeginbegin process process （CLKCLK）

14、CLKCLK置于敏感表內置于敏感表內 begin begin if(R =0)AND (S = 1) then if(R =0)AND (S = 1) then Q = 0; Q = 0; elsif (R =1)AND (S = 0) then elsif (R =1)AND (S = 0) then Q = 1; Q = 1; elsif CLKevent and CLK = 1 then elsif CLKevent and CLK = 1 then Q = D Q = D； end if end if； end process end process；endend；時序邏輯電路4.3

15、時序邏輯電路概述4.4 同步時序邏輯電路的分析4.7 常用時序邏輯電路模塊4.5 同步時序邏輯電路的設計4.6 異步時序邏輯電路的分析 組合電路：電路的輸出只與當前的輸入有關，而與以前的輸入無關。 時序電路： 電路在某一給定時刻的輸出，不僅取決于該時刻電路的輸入,還取決于前一時刻電路的狀態。結構：組合電路+觸發器。一、 什么是時序邏輯電路？結構：由門電路構成。 舉例：電視遙控器。分析電路是組合電路還是時序電路 & & & 1 1 C F1 A B CAABF1BACC 分析電路是組合電路還是時序電路 & & 1 F2 A B & A B A B

16、BAABFABABFF222BAABFABABF22BAABBAFABABF22 輸出方程： 狀態方程：Qn+1=F3 ( Z, Qn ) 驅動方程:Z=F2 ( X, Qn )二、時序電路的模型Y=F1 ( X, Qn )輸入信號輸出信號狀態信號驅動信號三、典型的時序邏輯電路串行加法器101101011111000000111011一位全加器D觸發器四、時序邏輯電路的分類1. 同步時序邏輯電路和異步時序邏輯電路同步時序電路：異步時序電路：所有觸發器由同一時鐘脈沖源控制沒有統一的時鐘脈沖 2.計數器和狀態機 計數器：除了時鐘信號之外，沒有輸入變量X，它僅僅在時鐘控制下自動地改變狀態。計數器一般

17、直接以觸發器的狀態作為輸出。 狀態機：除了時鐘信號之外，還有輸入信號X，它通過對輸入信號X的響應實現狀態轉移。 3.摩爾型狀態機和米里型狀態機摩爾型（Moore）：輸出只和現態有關，與輸入無關。米里型（Mealy）：輸出不僅和現態有關，還和輸入有關。Y=F1 (Qn )Y=F1 ( X, Qn ) 寄存器用于寄存一組二值代碼，廣泛地用于數字系統和數字計算機中。寄存器一般用D觸發器構成。 寄存器主要分并行寄存器和移位寄存器 兩種。1. 什么是寄存器？2.寄存器的構成3.寄存器的分類74HC573的邏輯圖寄存器74HC5744. 并行寄存器74HC5740只有CP脈沖的上升沿到來后，數據才能存入寄

18、存器。10111011101110115. 右移寄存器（1）用D觸發器（也可用JK觸發器） （2）驅動方程 D0=DIR D1=Q0 D2=Q1 D3=Q2 （3）邏輯電路圖 串行數據輸入端（4）動作特點 設移位寄存器的初始狀態Q0Q1Q2Q3=0101，DIR的輸入為1。 0101Q1Q2DIRQ3Q0110101 溢出在CP脈沖作用下，數據右移一位。 （5）工作波形 設移位寄存器的初始狀態Q0Q1Q2Q3=0000，DIR的輸入代碼為1011，請畫出各觸發器輸出端在移位過程中的波形。 tttQ0Q1Q2Q30000t00001010100001001011DIRCP0t0t11016.左移

19、寄存器 （1）用D觸發器； （2）驅動方程 D0=Q1 D1=Q2 D2=Q3 D3=DIL （3）邏輯圖 串行數據輸入端右移、左移循環左移循環右移看集成芯片：8位移位寄存器74HC164Dsb串行數據是否允許進入串行數據 四位雙向移位寄存器74194：用途移位功能數據并行輸入、保持、異步清零看集成芯片： 四位雙向移位寄存器74194：看集成芯片：S1 S0 （00 ，01，10，11）Rd0,觸發器被清零;移位寄存器工作時,Rd1。增加兩根控制信號S1、S0，用以控制寄存器的功能： S1 S0 功能 0 0 保持 0 1 右移 1 0 左移 1 1 并行置數 0011010100110DSS

20、QSSDSSQSSQIRn10120100110111DSSQSSQSSQSSQn20130110120112DSSQSSQSSQSSQn3010120130113DSSDSSQSSQSSQILn（5）74LS194邏輯符號和功能表 RD S1 S0 DIR DIL CP Q0 Q1 Q2 Q3 01111 1 10 00 1 1 0 A B 0 0 0 0 d0 d1 d2 d3 Q0 Q1 Q2 Q3 A Q0 Q1 Q2Q1 Q2 Q3 B 例：畫出由74LS194構成時序電路的狀態轉換圖。32QQDIR思考：檢驗一下該計數器能否自啟動？Q0Q1Q2Q300001000110011101

21、111011100110001右移置0扭環形計數器574的VHDL實現？ENTITY decoder3to8 ISPORT (A2,A1,A0,E3,E2,E1 : IN STD_LOGIC; Y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0 );END ENTITY decoder3to8 ;ARCHITECTURE BHV OF decoder3to8 IS SIGNAL A: STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN A Y Y Y Y Y Y Y Y Y = 11111111;END CASE; elseY = 11111111;END

22、 IF; END PROCESS; Libarary ieee;Use ieee.std_logic_1164.all;nEntity reg isport(d:in std_logic_vector(7 downto 0); clk:in std_logic; q:out std_logic_vector(7 downto 0);End reg architecture one of reg isBegin process(clk) begin end process;End one;If clkevent and clk=“1” then q=d;End if Libarary ieee;

23、Use ieee.std_logic_1164.all;nEntity reg isport(d:in std_logic_vector(7 downto 0); clk:in std_logic; q:out std_logic_vector(7 downto 0);End reg architecture one of reg isBegin process( ) begin end process;End one;If oen=“1” then q=“ZZZZZZZZ”;Elsif (clkevent and clk=“1”) then q=d;End ifoen:In std_logi

24、c;Clk,oen任務1：加上使能控制oen Libarary ieee;Use ieee.std_logic_1164.all;nEntity reg isport(d:in std_logic_vector(7 downto 0); clk:in std_logic; q:out std_logic_vector(7 downto 0);End reg architecture one of reg isBegin process( ) begin end process;End one;Clk,任務2：去掉oen,加一個清零clrIf clr=“0” then q=“00000000”;

25、Elsif (clkevent and clk=“1”) then q=d;End if Libarary ieee;Use ieee.std_logic_1164.all;nEntity reg isport(d:in std_logic_vector(7 downto 0); clk:in std_logic; q:out std_logic_vector(7 downto 0);End reg architecture one of reg isBegin process( ) begin end process;End one;If oen=“1” then q=“ZZZZZZZZ”;

26、Elsif (clkevent and clk=“1”) then q=d;End ifoen:In std_logic;Clk,oen任務3：改成16位的寄存器Generic（N:interger:=16）entityentity shift4 is shift4 isport(din,clk:in std_logic;port(din,clk:in std_logic;b: out std_logic_vector(3 downto 0);b: out std_logic_vector(3 downto 0);end entity shift4;end entity shift4;arch

27、itarchitecture rtl of shift4 isecture rtl of shift4 isbeginbeginprocess (clk)process (clk)beginbeginif clkevent and clk=“1” thenif clkevent and clk=“1” thenb = b(2 downto 0) & din; b = b(2 downto 0) & din; end if;end if;end process;end process;end rtl; end rtl; 任務1：右移任務2：加個信號改寫entity shift4

28、isport(din,clk:in std_logic;b: out std_logic_vector(3 downto 0);end entity shift4;architecture rtl of shift4 issignal b1 : std_logic_vector(7 downto 0);beginprocess (clk)beginif clkevent and clk=“1” thenb1 = b1(3 downto 0) & dinend if;b = b1;end process;end rtl; 用VHDL描述異步復位rst，同步置數load和移位使能en 的8

29、位右移移位寄存器entity sreg8b is port(clk,rst:in std_logic; load,en:in std_logic; din:in std_logic_vector(7 downto 0); qb:out std_logic_vector(7 downto 0)）;end sreg8b;architecture behan of sreg8b is signal reg8:std_logic_vector(7 downto 0); begin process(clk,rst,load,en) begin if(rst=1) then reg8=00000000;

30、elsif _ then if (load=1)then reg8=din; elsif (en=1)then reg8=_; end if; end if; end process; qb=reg8;end behav;clk event and clk=1din&reg8(7 downto 1); 寫各觸發器的驅動方程寫電路的輸出方程寫觸發器的狀態方程作狀態真值表及狀態轉換圖作時序波形圖得到電路的邏輯功能同步時序電路的分析方法輸入端的表達式，如T、J、K、D組合電路的輸出描述狀態轉換關系的表格畫出時鐘脈沖作用下的輸入、輸出波形圖例：請分析以下同步時序電路： （1）寫出驅動方程： 1

31、0120KQQJnnnnnQQKQJ20101nnnQKQQJ12102(2) 寫出狀態方程 nnnnnnnnQQQQQQKQJQ12010111111nnnnnnnnQQQQQQKQJQ21210222212nnnnnnQQQQKQJQ012000010（3）寫出輸出方程： （1）寫出驅動方程： 10120KQQJnnnnnQQKQJ20101nnnQKQQJ12102nnQQY21nnnQKQJQ1（4）根據狀態方程列出狀態。 nnnnQQQQ01210nnnnnnQQQQQQ1201011nnnnnnQQQQQQ2121012nnQQY21 1 1 1 1 1 0 1 0 1 1 0 0

32、 0 1 1 0 1 0 0 0 1 0 0 0 0 0 0 1 1 0 1 0 1 1 0 0 0 1 1 0 1 0 0 0 1 0 0 0 00000011 Q2n Q1n Q0nQ2n+1 Q1n+1 Q0n+1Y（5）作出狀態圖 1110 010000 111101 00101Q2Q1Q00 10 000110七個狀態構成循環，稱為有效循環。 “111”位于有效循環之外，稱為無效狀態。 如果無效狀態在若干個CP作用后，最終能進入有效循環稱該電路具有自啟動能力。上述時序電路能夠自啟動。 （7）結論：同步加法七進制計數器。 例題:分析下面時序電路的邏輯功能。1、驅動方程：11JnnQQJ

33、312nnQQJ21311KnQK12nQK132、代入JK觸發器的特性方程：nnnQKQJQ1 5.2 時序電路的分析方法時序電路的分析方法3、狀態方程：4、輸出方程：nnQQF31nnQQ111nnnnnnQQQQQQ2123112nnnnnnQQQQQQ313211311JnnQQJ312nnQQJ21311KnQK12nQK13狀態轉換表：nnQQ111nnnnnnQQQQQQ2123112nnnnnnQQQQQQ3132113狀態轉換圖,畫波形圖 例題:分析下面時序電路的邏輯功能。1、驅動方程：XJ 1nXQJ12nXQK21XK 22、特性方程：nnnnQXQQXQ12111nnn

34、nXQQXQQ22112nnQXQF21狀態表：狀態圖：只要X0,無論電路原來處于何種狀態都得回到00狀態,且F0。該電路稱作1111序列檢測器。 5.6 時序邏輯電路的設計方時序邏輯電路的設計方法法驅動方程;狀態方程 ;輸出方程 nnQDQ1111nnnQQDQ21212狀態轉換表 CP 0 1 0 1 0 0 1 1 1 2 3 4 0 0 0 1 Q2n Q1n W F 1 0 1 0 0 1 1 0 Q2n+1 Q1n+1 W 狀態轉換表 CP 0 1 0 1 0 0 1 1 1 2 3 4 0 0 0 1 Q2n Q1n W F 1 0 1 0 0 1 1 0 Q2n+1 Q1n+1

35、 W 00 01 10 11 0 0 0 1 Q2Q1 時序邏輯電路設計的幾種方法 1采用小規模集成門電路和觸發器設計； 2采用標準的中規模集成電路設計； 3采用可編程邏輯器件設計。 設計步驟 設定狀態畫出狀態轉換圖列出狀態真值表求狀態方程求驅動方程畫邏輯電路圖檢查自啟動如不符合要求，重新設計例：試用JK觸發器設計一個同步七進制計數器。 需要三個觸發器。 Q2Q1Q0001000010011110100101解：（1）邏輯抽象，畫出狀態圖。 （2）列出狀態表 1 1 1 1 1 0 1 0 1 1 0 0 0 1 1 0 1 0 0 0 1 0 0 0 nQ2nQ1nQ012nQ11nQ10n

36、Q 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 0 0 0 1 1 0（3）求出狀態方程（根據狀態表畫卡諾圖） 2120112QQQQQQn1021011QQQQQQn021020110QQQQQQQQn0001111010Q2Q1Q0Q2n+101101000001111010Q2Q1Q0Q1n+101010100001111010Q2Q1Q0Q0n+11010010（3）求出電路的驅動方程 將上述狀態方程與JK觸發器的特性方程相比較得： 2120112QQQQQQn1021011QQQQQQn02110QQQQn10120KQQJnnnnnQQKQJ20101nnnQKQQ

37、J12102（4）根據得到的驅動方程畫出邏輯圖。 10120KQQJnnnnnQQKQJ20101nnnQKQQJ12102CPF F21J1KC1Q2Q2FF11J1KC1Q1Q1Q0Q0FF01J1KC1（5）檢查電路能否自啟動。 Q2Q1Q00 010000 100 111101 001 01 111為無效狀態，根據卡諾圖化簡可知，111的下一個狀態為000，回到有效循環，故所設計的時序電路能自啟動。111按計數脈沖引入方式，分為同步和異步計數器按進位制，分為二進制、十進制和N進制計數器按邏輯功能，分為加法、減法和可逆計數器按集成度，分為小規模與中規模集成計數器1. 計數器的分類例：時序

38、電路如圖所示，已知CP脈沖波形，畫出Q0Q3的波形。 CPQ1Q0Q2功能：計數、分頻、定時。 000100010110001101011111000Q2Q1Q00010000 10011110100101111 集成計數器種類很多，常用的有以下幾種 6. MSI集成計數器 同步二進制計數器74161/74163； 異步二-五-十進制加法計數器74LS290； 單時鐘同步十六進制加減計數器74LS191； 雙時鐘同步十六進制加減計數器74LS193； 同步十進制加法計數器74160/162； 單時鐘同步十進制加減計數器74LS190/192。 異步二進制加法計數器74LS393； 74161的

39、主要功能： 異步清零功能 同步并行置數功能 同步二進制加計數器 保持功能 所有的觸發器采用同一時鐘信號。外部CP脈沖為上升沿觸發。 （1）異步清零功能 異步清零功能。當 RD=0時，Q3Q2Q1Q0=0000 。00（2）同步并行置數功能 （RD=1,LD=0時） 10111011011111111（3）同步二進制加計數器（RD=1,LD=1時） 0111111111（4）保持功能（ RD=1,LD=1時，EP ET=0時） 進位輸出00000011111111174161的邏輯符號74161的功能表L L L Ld0 d1 d2 d3計 數保 持 保 持 L H L d0 d1 d2 d3

40、H H H H H H L H H L RD LD ET EP CP D0 D1 D2 D3 Q0 Q1 Q2 Q3應用 1CP（1） 實現同步二進制加計數 111L L L LA B C D計 數保 持 保 持 L H L A B C D H H H H H H L H H L Rd LD ET EP CP D0 D1 D2 D3 Q0 Q1 Q2 Q3計數0 0 0000010 1 0000110 0 1010101 0 01100001110110010111111110110111001 0 11Q3Q2Q1Q0（2）構成N 進制計數器 同步置數法 反饋清零法例1 采用“反饋清零法”實

41、現同步10進制加計數 0 0 010 1 000 0 110 0 1010011 0 000 11101100101000010010000出現一瞬間1 0 100 0 010 1 000 0 110 0 1010011 0 000 1110110010100000101000001例2 采用“同步置數法”，用74161構成十進制加計數器 0 0 0000010 1 00001100101 0 011 0 000 1110 110010111 0111 001 0 11101011111110100100000思考：校驗一下能否自啟動 試用74161采用復位法構成?進制計數器：?進制計數器?進

42、制計數器?進制計數器試用74161構成14 進制計數器24? 同步連接方式：1111?進制計數器CP111試用74161構成 24 進制計數器16700100?試用兩片74161構成100進制計數器 方法一： 11110000 先用兩片74161構成256進制計數器，然后再用“同步置數”法構成100進制計數器。1.確定計數器的狀態轉換圖；構成N進制計數器步驟：2.根據計數器的初態確定并行數據輸入端的連接；3.根據計數器的終態確定與非門輸入端的連接。方法二：當M可分解成N1和N2時，可將兩個計數器分別接成N1進制計數器和N2進制計數器，然后再將兩個計數器級聯起來。因此，100進制計數器可由兩個1

43、0進制計數器級聯而成。 0101074161的功能表L L L Ld0 d1 d2 d3計 數保 持 保 持 L H L d0 d1 d2 d3 H H H H H H L H H L RD LD ET EP CP D0 D1 D2 D3 Q0 Q1 Q2 Q3161的VHDL實現參考P183？實驗內容 1.寫一個帶清零端的16位計數器，計數值用指示燈顯示n不帶清零端entity CNT16 isport（ CLK：in std_logic； QQ：buffer std_logic_vector（3 downto 0）；）；end CNT16；architecture one of CNT16

44、 isbegin process（CLK） begin if （CLKevent and CLK=1） then if（QQ=15）then QQ=“0000”； else QQ=QQ+1; end if； end if； end process；End one;16進制計 數器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity jsq1 isport(clk:in std_logic; q3,q2,q1,q0:out std_logic );end jsq1;architecture

45、one of jsq1 is signal qout:std_logic_vector(3 downto 0); begin process(clk) begin if (clkevent and clk=1) then if qout=1111 then qout=0000; else qout=qout+1; end if; end if; q3=qout(3); q2=qout(2); q1=qout(1); q0=qout(0); end process; end one;library ieee;use ieee.std_logic_1164.all;use ieee.std_log

46、ic_unsigned.all;entity jsq1 isport(clk:in std_logic; clr:in std_logic; buzzer:out std_logic; q3,q2,q1,q0:out std_logic );end jsq1;architecture one of jsq1 is signal qout:std_logic_vector(3 downto 0); begin process(clk,clr) beginbuzzer=1;if (clkevent and clk=1) thenif qout=1111 then qout=0000;else qo

47、ut=qout+1; end if; end if; if clr=0 then qout=0000; end if; q3=qout(3); q2=qout(2); q1=qout(1); q0=qout(0); end process; end one; if(count4)then fInner =0;else fInner =1; end if; end if ;fout=finner;if (clk=1 and clkevent) then if count=7 then count:=0; else count:=count+1; end if; 8分頻器if(count4)then fInner =0;