1、CPU指令系統不等于指令系統不等于CPU設計設計lCPU設計還需要考慮設計還需要考慮 性能 功耗 I/O 存儲一、輸入輸出一、輸入輸出l用戶不會購買無I/O的計算機l用戶更關心“響應時間”性能lI/O子系統的性能直接影響整個系統的性能u歷史上一直由于熱衷于歷史上一直由于熱衷于CPU性能而受到忽視性能而受到忽視,最典最典型的是衡量計算機性能的指標采用型的是衡量計算機性能的指標采用CPUtime,而不而不管管I/O系統的好壞系統的好壞, 因此因此I/O系統稱作為系統稱作為“外部外部”設設備，而成為一種備，而成為一種“二等公民二等公民”。u事實上，能更好地度量性能的指標是事實上，能更好地度量性能的指

2、標是response time-即用戶輸入命令到產生結果之間的時間即用戶輸入命令到產生結果之間的時間。設在設在Response time中在中在CPU上的運行時間占上的運行時間占90%。u若若CPU運行速度提高到原來的運行速度提高到原來的10倍倍 則：則：Speedup=1/ (0.1+0.09) =5若若CPU運行速度提高到原來的運行速度提高到原來的100倍倍 則：則：Speedup=1/ (0.1+0.009) =10uCPU以每年以每年55%改善性能（提高速度），而改善性能（提高速度），而I/O跟不上。所以沒有理由一味追求快的跟不上。所以沒有理由一味追求快的CPU。1.寄存器與寄存器與I

3、Ol設備通常有設備通常有 數據寄存器 狀態寄存器 控制寄存器示例：示例：8251 UARTlUART：通用異步收發器：通用異步收發器l進行串行通信進行串行通信l每個字符的傳輸有起始位每個字符的傳輸有起始位0與結束位與結束位1l波特率波特率lCPU初始化初始化UART的模式寄存器的模式寄存器 波特率 每字符位數 奇偶校驗 結束位長度lUART有一個有一個8位寄存器位寄存器 緩存UART與CPU之間的字符l狀態寄存器：狀態寄存器： 發送器就位信號：Transmitter Ready 發送器空信號：Transmitter Empty 接收器就緒：Receiver Ready 2、輸入輸出原語、輸入輸

4、出原語l兩種途徑進行兩種途徑進行IO編程編程 IO指令（x86方法） 內存映射（較普通）l內存映射：統一內存編址內存映射：統一內存編址1）ARM上的內存映射上的內存映射lDEV1EQU 0 x1000lEQU偽操作偽操作lADRr1, #DEV1lLDRr0, r1;讀設備讀設備1lMOVr0,#8lSTRr0, r1;寫設備寫設備12）Sharc上的內存映射上的內存映射l規定：內存映射規定：內存映射IO必須在必須在0 x400000開始的外存開始的外存lI0=0 x400000lM0=0lR1=DM(I0,M0)3、使用、使用IO的方式的方式1l輪詢：使用輪詢：使用IO的最基本方式的最基本方

5、式 IO與CPU的速度差異l中斷：異步中斷：異步1）輪詢）輪詢l忙等狀態忙等狀態 設備忙于寫時為1 寫事務完成為0 類似操作系統的信號量2）中斷）中斷lI/O設備需要CPU控制操作時，才向CPU發中斷請求。lCPU在等待設備期間可以處理其他工作 。ARM中的中斷中的中斷l2種種 快速中斷請求FIQ 中斷請求IRQl前者優先級高前者優先級高ARM中斷響應流程中斷響應流程l保存保存PCl將將CPSR復制到復制到SPSRl強制強制CPSR的位記錄下中斷的位記錄下中斷l強制強制PC指向中斷向量指向中斷向量ARM中斷結束流程中斷結束流程l恢復恢復PCl用用SPSR回復回復CPSR SPSR:保持程序狀態

6、寄存器l清除中斷禁用標志清除中斷禁用標志ARM需要的最壞時間延時需要的最壞時間延時l2cc響應同步外部請求響應同步外部請求l最多最多20cc完成當前指令完成當前指令l3cc讓數據異常中止讓數據異常中止l2cc進入中斷處理狀態進入中斷處理狀態SHARC的中斷的中斷l3種類型種類型 帶優先級的中斷 向量化中斷請求 可屏蔽中斷l每中斷調用中斷處理子例程每中斷調用中斷處理子例程l一般指令，外部中斷延時一般指令，外部中斷延時4cc中斷處理中斷處理l輸出相應的中斷向量地址輸出相應的中斷向量地址lPc壓入壓入pc堆棧堆棧l根據中斷類型將根據中斷類型將ASTAT或或MODE1寄寄存器壓入狀態堆棧存器壓入狀態堆

7、棧l改變當前中斷屏蔽指針顯示當前的中改變當前中斷屏蔽指針顯示當前的中斷嵌套狀態斷嵌套狀態RTI指令工作指令工作l恢復恢復PCl如果需要，彈出狀態堆棧中的內容如果需要，彈出狀態堆棧中的內容l清除中斷鎖存器與屏蔽寄存器相應值清除中斷鎖存器與屏蔽寄存器相應值二、管態、異常與陷阱二、管態、異常與陷阱l1）管態）管態 用戶態與管態 ARM有管態，SHARC沒有 ARM讓cpu進入管態命令： SWI CODE_1 通過CPSR指示在管態，后5位為1，處于管態時CPSR的內容用SPSR存貯l2）異常：內部錯誤）異常：內部錯誤3）陷阱）陷阱l又稱軟件中斷又稱軟件中斷lARM中利用中利用SWI進入管態，進入陷阱

8、進入管態，進入陷阱lSHARC提供提供3級軟件中斷，通過設置級軟件中斷，通過設置IRPTL寄存器的幾位來激活寄存器的幾位來激活三、協處理器三、協處理器l協處理器：附接在協處理器：附接在CPU上實現部分指上實現部分指令令l浮點協處理器浮點協處理器l主主CPU與協處理器的協調與協處理器的協調ARM使用了協處理器使用了協處理器lARM體系結構提供最多體系結構提供最多16個協處理器個協處理器l1，2號協處理器可以是浮點協處理器號協處理器可以是浮點協處理器l提供提供8個個80位浮點寄存器，浮點狀態位浮點寄存器，浮點狀態寄存器和一個可選的浮點狀態寄存器寄存器和一個可選的浮點狀態寄存器四、存儲系統四、存儲系

9、統l內存速度太低內存速度太低l大量使用大量使用cachelMmu進行地址轉換進行地址轉換1、高速緩存控制器、高速緩存控制器 Cache 主 存 CPUI/O 設備存儲器總線I/O總線寄存器容量: 200B 64KB 32MB 2KB速度: 5ns 10ns 100ns 5msLevel 1 2 3 4 Called Registers cache Main memory Disk storage Typical size 1KB 4MB 1GB Implementa-tion tech. Custom memory With multiple ports. CMOS or BiCMOS On-

10、chip or off-chip MOS, SRAM CMOS DRAM Magnetic disk Access time (ns) 2-5 3-10 80-400 5,000,000 Bandwidth (MB/sec) 4000-32,000 800-5000 400-2000 4-32 Managed by compiler Hardware Operating system Operating system/user Backed by Cache Main Memory Disk Tape 2、基本概念、基本概念 塊塊(block)：相鄰兩級間的信息交換單位相鄰兩級間的信息交換單位

11、 命中率命中率h： CPU產生的有效地址可以直接在高產生的有效地址可以直接在高層存儲器中訪問到的概率。層存儲器中訪問到的概率。 失配率：失配率：1-h 失配損失：用低層存儲器中相應塊替換高層存失配損失：用低層存儲器中相應塊替換高層存儲器中的塊，并將所訪問的數據傳送到請求訪儲器中的塊，并將所訪問的數據傳送到請求訪問的設備的時間。由訪問時間和傳送時間兩部問的設備的時間。由訪問時間和傳送時間兩部分組成。分組成。u命中率命中率 與硬件速度無關，而與應用程序的行為特與硬件速度無關，而與應用程序的行為特性有關性有關u平均存儲訪問時間平均存儲訪問時間 AMT=命中時間命中時間+失配失配率率 失配損失失配損失

12、 3、cache性能性能改進改進Cache/主存性能的技術主存性能的技術AMT=HT + M * MP減小失配率減小失配率1、Cache失配原因分析失配原因分析(3C模型）模型） （391/264） 冷啟動失配冷啟動失配 絕對次數與程序有關，與絕對次數與程序有關，與Cache容量無關容量無關 隨容量增大相對比例提高隨容量增大相對比例提高 容量失配容量失配 與關聯度無關，容量增大，容量失配減少與關聯度無關，容量增大，容量失配減少 沖突失配沖突失配 容量一定時，關聯度越高沖突失配率越小容量一定時，關聯度越高沖突失配率越小4、多級、多級cachel一級一級cache離離cpu最近最近 片上l二級二級

13、cache為一級為一級cache提供數據提供數據 片外5、Cache組織形式組織形式l直接映象（direct mapped)：主存的一塊只能對應Cache的一特定行。 J = I MOD m （主存塊號） (Cache 總塊數）l全關聯映象(fully associative): 主存中的一塊能對應到Cache中的任意一行l組關聯映象（set associative): 主存中的一塊能對應到Cache中一個特定組中的任意一行上。若組中有n個塊，則稱其為 n路組關聯。 J（組號） = I MOD G （Cache總組數）注意：直接映象和全關聯映象是組關聯的特例： 直接：直接： 直接映象是：直接映

14、象是：1 路組關聯路組關聯 全相聯：全相聯是：全相聯：全相聯是：m路組關聯路組關聯6、映象機構：判定是否命中Cache,如何訪問？l標志存儲器+數據存儲器l每行還有控制位：有效位、修改位(臟位)lCPU地址組成：標志+索引+塊內偏移l關聯程度越高，索引位越小7、替換策略l隨機替換策略（RAND) 簡單，易于實現簡單，易于實現 一般用位隨機，使有再現性，以利調試一般用位隨機，使有再現性，以利調試l先進先出策略（FIFO)l最近最少使用策略（LRU） 利用局部性原理，但實現代價高利用局部性原理，但實現代價高替換策略對Cache失配率的影響8、寫策略l直寫(write through)信息寫入Cac

15、he的同時，經CPU與主存間的直接數據通路寫入主存對應塊。 主存中總有數據的最新拷貝主存中總有數據的最新拷貝 寫的速度以訪問主存（寫）的速度進行，寫的速度以訪問主存（寫）的速度進行，l回寫（write back)信息只寫入Cache相應行，僅當被修改過的塊被替換出Cache時，才將它送回主存。 寫訪問總是以寫寫訪問總是以寫Cache的速度進行。的速度進行。 一個塊內的多次寫訪問只需一次訪問主存，降一個塊內的多次寫訪問只需一次訪問主存，降低存儲帶寬需求。低存儲帶寬需求。Write throughProcessor storeCacheMemoryWrite backProcessor store

16、CacheMemoryWrite entire block toMemory on replacement 寫失配時對是否要把要訪問的數據送入寫失配時對是否要把要訪問的數據送入Cache 寫分配（寫分配（write allocate)：將要寫的數據取入將要寫的數據取入Cache，然后開始訪問然后開始訪問 無寫分配（無寫分配（no write allocate)：直接對低層存儲器寫，直接對低層存儲器寫，不再將數據塊裝入不再將數據塊裝入Cache。 寫停頓延遲：在寫低層存儲器時寫停頓延遲：在寫低層存儲器時CPU必須停下來等待。必須停下來等待。這段等待時間稱為這段等待時間稱為 設置寫緩沖設置寫緩沖減

17、少寫停頓延遲帶來的損失減少寫停頓延遲帶來的損失 直寫的寫緩沖直寫的寫緩沖 回寫的寫緩沖：寫合并技術回寫的寫緩沖：寫合并技術Write throughWrite backNo write allocate*(后續的寫仍然要寫 memory)Allocate block on write missNo write allocateWrite allocate *(后續的寫可命中 cache)* commonly-used mode9、ARM與與SHARC的的cachelARM600有一個有一個4kB，64路統一指令路統一指令/數據數據cachelStrongARM有有 一個帶32字節塊的16KB，

18、32路指令cache 一個帶32字節塊的16KB，32路數據cache 回寫策略lSHARC使用一個使用一個32指令、指令、2路組相連路組相連cache，無無data cache10、MMUl虛擬內存虛擬內存l地址映射地址映射l引入：大程序運行于小內存l程序重定位，程序加載l多用戶進程共享物理地址空間 存儲共享和存儲保護l主存/輔存二級存儲層次Cache/主存與虛擬存儲器比較主存與虛擬存儲器比較 術語：術語： 塊、行塊、行 頁面、段頁面、段 失配失配 頁面故障頁面故障 CPU等待等待 中斷中斷 地址：地址： 與與Cache容量無關容量無關 決定邏輯空間大小決定邏輯空間大小 映象：映象： Cac

19、he主存主存 主存主存部分部分disk disk大部分用做文件系統大部分用做文件系統 目的：目的： 彌補主存速度彌補主存速度 彌補主存容量彌補主存容量 映象方式：直接映象方式：直接/組關聯組關聯 全關聯全關聯 映象機構：映象機構： 映象機構映象機構 地址轉換地址轉換 替換策略：替換策略： 三種三種/硬件硬件 LRU/OS 寫策略：寫策略： 直寫、回寫直寫、回寫 回寫回寫 頁式與段式虛擬存儲器比較頁式與段式虛擬存儲器比較 透明性透明性 應用程序員應用程序員 應用程序員可見應用程序員可見 替換替換 易于實現易于實現 困難困難 存儲空間存儲空間 內部碎片內部碎片 外部碎片外部碎片 使用效率使用效率 磁盤傳輸磁盤傳輸 高高 不高不高 效率效率段頁式虛擬存儲器：段為整數頁段頁式虛擬存儲器：段為整數頁新的混合模式：新的混合模式： 提供不同大小的頁面提供不同大小的頁面地址變換的實現地址變換的實現 頁表頁表 頁表、段表、段頁式、多級頁表頁表、段表、段頁式、多級頁表 加快