1、EDA試卷一、單項(xiàng)選擇題1、2. 基于 EDA 軟件的 FPGA/CPLD設(shè)計流程為：原理圖/HDL 文本輸入 綜合適配編程下載硬件測試。A.功能仿真B. 時序仿真C. 邏輯綜合D. 配置3. IP 核在 EDA 技術(shù)和開發(fā)中具有十分重要的地位；提供用 VHDL 等硬件描述語言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路的IP核為 。A.軟 IPB.固 IPC.硬 IPD.全對4. 綜合是 EDA 設(shè)計流程的關(guān)鍵步驟，在下面對綜合的描述中， 是錯誤的。A. 綜合就是把抽象設(shè)計層次中的一種表示轉(zhuǎn)化成另一種表示的過程。B. 綜合就是將電路的高級語言轉(zhuǎn)化成低級的，可與 FPGA / CPLD 的基本

2、結(jié)構(gòu)相映射的網(wǎng)表文件。C. 為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束。D. 綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系是唯一的（即綜合結(jié)果是唯一的）。5. 大規(guī)模可編程器件主要有FPGA 、CPLD 兩類，其中 CPLD 通過 實(shí)現(xiàn)其邏輯功能。A. 可編程乘積項(xiàng)邏輯B. 查找表（ LUT ）C. 輸入緩沖D. 輸出緩沖6. VHDL語言是一種結(jié)構(gòu)化設(shè)計語言；一個設(shè)計實(shí)體 （電路模塊） 包括實(shí)體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述。A.器件外部特性B. 器件的內(nèi)部功能C.器件外部特性與內(nèi)部功能D. 器件的綜合約束A.流水線設(shè)計B. 資

3、源共享C.邏輯優(yōu)化D. 串行化8.進(jìn)程中的信號賦值語句，其信號更新是 A.立即完成B. 在進(jìn)程的最后完成C.按順序完成D. 都不對7. 電子系統(tǒng)設(shè)計優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化）， 以及提高運(yùn)行速度（即速度優(yōu)化）；下列方法中不屬于面積優(yōu)化。9. 不完整的 IF 語句，其綜合結(jié)果可實(shí)現(xiàn)。A. 時序邏輯電路B. 組合邏輯電路C. 雙向電路D. 三態(tài)控制電路10. 狀態(tài)機(jī)編碼方式中，其中占用觸發(fā)器較多，但其簡單的編碼方式可減少狀態(tài)譯碼組合邏輯資源，且易于控制非法狀態(tài)。A.一位熱碼編碼B.順序編碼C.狀態(tài)位直接輸出型編碼D.格雷碼編碼二、VHDL程序填空1. 下面程序是 1 位十進(jìn)

4、制計數(shù)器的 VHDL描述，試補(bǔ)充完整。LIBRARY IEEE;USE IEEE.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT ( CLK : IN STD_LOGIC ;Q: OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ;END CNT10;ARCHITECTURE bhv OFISSIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINPROCESS (CLK)IFTHEN-邊沿檢測IF Q1 > 10 THENQ1 <= (OTHERS => &

5、#39;0');-置零ELSEQ1 <= Q1 + 1 ;-加1END IF;END IF;END PROCESS ;END bhv;2. 下面是一個多路選擇器的VHDL描述，試補(bǔ)充完整。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY bmux ISPORT (sel :STD_LOGIC;A, B : IN STD_LOGIC_VECTOR(7 DOWNTO 0);Y:STD_LOGIC_VECTOR(DOWNTO 0) ;END bmux;ARCHITECTURE bhv OF bmux IS BEGINy <= A wh

6、en sel = '1' ; END bhv;三、VHDL程序改錯仔細(xì)閱讀下列程序，回答問題LIBRARY IEEE;- 1USE IEEE.STD_LOGIC_1164.ALL;- 2ENTITY LED7SEG IS- 3PORT (A: IN STD_LOGIC_VECTOR(3 DOWNTO 0);- 4 CLK: IN STD_LOGIC;- 5LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0);- 6 END LED7SEG;- 7ARCHITECTURE one OF LED7SEG IS- 8SIGNAL TMP : STD_LOG

7、IC;- 9BEGIN- 10SYNC : PROCESS(CLK, A)- 11BEGIN- 12IF CLK'EVENT AND CLK = '1' THEN- 13 TMP <= A;- 14END IF;- 15END PROCESS;- 16OUTLED : PROCESS(TMP)- 17BEGIN- 18CASE TMP IS- 19WHEN "0000" => LED7S <= "0111111"- 20WHEN "0001" => LED7S <= "0

8、000110"- 21WHEN "0010" => LED7S <= "1011011"- 22WHEN "0011" => LED7S <= "1001111"- 23WHEN "0100" => LED7S <= "1100110"- 24WHEN "0101" => LED7S <= "1101101"- 25WHEN "0110" => LED7

9、S <= "1111101"- 26WHEN "0111" => LED7S <= "0000111"- 27WHEN "1000" => LED7S <= "1111111"- 28WHEN "1001" => LED7S <= "1101111"- 29END CASE;- 30END PROCESS;- 31END one;- 321. 在程序中存在兩處錯誤，試指出，并說明理由：2. 修改相應(yīng)行的程序：錯誤

10、1行號：程序改為：錯誤 2行號：程序改為：四、閱讀下列 VHDL程序，畫出原理圖（ RTL級）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY HAD ISPORT (a : IN STD_LOGIC;b : IN STD_LOGIC;c : OUT STD_LOGIC; d : OUT STD_LOGIC);END ENTITY HAD;ARCHITECTURE fh1 OF HAD IS BEGINc <= NOT(a NAND b);d <= (a OR b)AND(a NAND b); END ARCHITECTURE fh1;

11、五、請按題中要求寫出相應(yīng) VHDL程序1. 帶計數(shù)使能的異步復(fù)位計數(shù)器輸入端口：clk時鐘信號rst異步復(fù)位信號en計數(shù)使能load同步裝載data（裝載）數(shù)據(jù)輸入，位寬為10輸出端口：q計數(shù)輸出，位寬為10eaby六、綜合題下圖是一個A/D 采集系統(tǒng)的部分，要求設(shè)計其中的FPGA 采集控制模塊，該模塊由三個部分構(gòu)成：控制器（Control ）、地址計數(shù)器（ addrcnt）、內(nèi)嵌雙口 RAM （ adram）。控制器（ control ）是一個狀態(tài)機(jī)，完成AD574 的控制，和 adram 的寫入操作。 Adram 是一個 LPM_RAM_DP單元，在 wren 為1時允許寫入數(shù)據(jù)。試分別回

12、答問題信號預(yù)處理AD574ADData 12STATUS12rddatawrenCS1adram（lpm_ram_dp）12放大采樣/ 保持rddatardaddr10AnalogInCE A0 RCK12_8Control10wraddrClkInc地址計數(shù)器CntclrCLK2. 看下面原理圖，寫出相應(yīng)VHDL描述FPGA采集控制下面列出了 AD574 的控制方式和控制時序圖AD574工作時序：AD574 邏輯控制真值表（ X 表示任意）CECSRCK12_8A0工作 狀 態(tài)0XXXX禁止X1XXX禁止100X0啟動 12 位轉(zhuǎn)換100X1啟動 8 位轉(zhuǎn)換1011X12 位并行輸出有效10

13、100高 8 位并行輸出有效10101低 4 位加上尾隨 4 個 0 有效1. 要求 AD574 工作在 12 位轉(zhuǎn)換模式， K12_8 、A0 在 control 中如何設(shè)置2. 試畫出 control 的狀態(tài)機(jī)的狀態(tài)圖3. 對地址計數(shù)器模塊進(jìn)行VHDL 描述輸入端口： clkinc計數(shù)脈沖cntclr計數(shù)器情零輸出端口： rdaddrRAM 讀出地址，位寬 10 位4. 根據(jù)狀態(tài)圖，試對control 進(jìn)行 VHDL描述5. 已知 adram 的端口描述如下ENTITY adram IS PORT(data: IN STD_LOGIC_VECTOR (11 DOWNTO 0); -寫入數(shù)據(jù)

14、wraddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0); -寫入地址rdaddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0); -讀地址wren: IN STD_LOGIC := '1' -寫使能q: OUT STD_LOGIC_VECTOR (11 DOWNTO 0) -讀出數(shù)據(jù));END adram;試用例化語句，對整個FPGA 采集控制模塊進(jìn)行 VHDL描述EDA試卷答案一、單項(xiàng)選擇題1、2. 基于 EDA 軟件的 FPGA/CPLD設(shè)計流程為：原理圖/HDL 文本輸入 A綜合適配B 編程下載硬件測試。P14A

15、.功能仿真B.時序仿真C.邏輯綜合D.配置3. IP 核在 EDA 技術(shù)和開發(fā)中具有十分重要的地位；提供用 VHDL 等硬件描述語言描述的功能塊， 但不涉及實(shí)現(xiàn)該功能塊的具體電路的IP 核為 A。P25A.軟 IPB. 固 IPC. 硬 IPD. 全對4. 綜合是 EDA 設(shè)計流程的關(guān)鍵步驟，在下面對綜合的描述中，D 是錯誤的。 P15A. 綜合就是把抽象設(shè)計層次中的一種表示轉(zhuǎn)化成另一種表示的過程。B. 綜合就是將電路的高級語言轉(zhuǎn)化成低級的，可與 FPGA / CPLD 的基本結(jié)構(gòu)相映射的網(wǎng)表文件。C. 為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束。D. 綜合可理解為，

16、將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系是唯一的（即綜合結(jié)果是唯一的）。5. 大規(guī)模可編程器件主要有FPGA 、CPLD 兩類，其中CPLD 通 過 A 實(shí)現(xiàn)其邏輯功能。 P42A. 可編程乘積項(xiàng)邏輯B. 查找表（ LUT ）C. 輸入緩沖D. 輸出緩沖6. VHDL語言是一種結(jié)構(gòu)化設(shè)計語言；一個設(shè)計實(shí)體 （電路模塊） 包括實(shí)體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述B。P274A.器件外部特性B. 器件的內(nèi)部功能C.器件外部特性與內(nèi)部功能D. 器件的綜合約束7. 電子系統(tǒng)設(shè)計優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化）， 以及提高運(yùn)行速度（即速度優(yōu)化）；下列方法中 A

17、 不屬于面積優(yōu)化。P238A. 流水線設(shè)計B. 資源共享C. 邏輯優(yōu)化D. 串行化8. 進(jìn)程中的信號賦值語句，其信號更新是B 。 P134A.立即完成B.在進(jìn)程的最后完成C.按順序完成D.都不對9. 不完整的 IF 語句，其綜合結(jié)果可實(shí)現(xiàn)A。P147A. 時序邏輯電路B. 組合邏輯電路C. 雙向電路D. 三態(tài)控制電路10. 狀態(tài)機(jī)編碼方式中，其中A占用觸發(fā)器較多，但其簡單的編碼方式可減少狀態(tài)譯碼組合邏輯資源，且易于控制非法狀態(tài)。P221A.一位熱碼編碼B.順序編碼C.狀態(tài)位直接輸出型編碼D.格雷碼編碼二、VHDL程序填空1. 下面程序是 1 位十進(jìn)制計數(shù)器的 VHDL描述，試補(bǔ)充完整。LIBR

18、ARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT ( CLK : IN STD_LOGIC ;Q: OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ;END CNT10;ARCHITECTURE bhv OFCNT10 ISSIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINPROCESS (CLK) BEGINIFCLK'EVENT AND CLK = '1'THEN-邊沿檢測IF

19、 Q1 > 10 THENQ1 <= (OTHERS => '0');-置零ELSEQ1 <= Q1 + 1 ;-加1END IF;END IF;END PROCESS ;Q <= Q1;END bhv;2. 下面是一個多路選擇器的VHDL描述，試補(bǔ)充完整。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY bmux ISPORT (sel :IN STD_LOGIC;A, B : IN STD_LOGIC_VECTOR(7 DOWNTO 0);Y:OUT STD_LOGIC_VECTOR(7 DOWNT

20、O 0) ;END bmux;ARCHITECTURE bhv OF bmux IS BEGINy <= A when sel = '1'ELSE B;END bhv;三、VHDL程序改錯仔細(xì)閱讀下列程序，回答問題LIBRARY IEEE;- 1USE IEEE.STD_LOGIC_1164.ALL;- 2ENTITY LED7SEG IS- 3PORT (A: IN STD_LOGIC_VECTOR(3 DOWNTO 0);- 4CLK: IN STD_LOGIC;- 5LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END LED7S

21、EG;- 7- 6ARCHITECTURE one OF LED7SEG IS SIGNAL TMP : STD_LOGIC;BEGIN- 9- 8- 10SYNC : PROCESS(CLK, A)- 11BEGIN- 12IF CLK'EVENT AND CLK = '1' THEN- 13TMP <= A;- 14END IF;END PROCESS;- 15- 16OUTLED : PROCESS(TMP)BEGIN- 18- 17CASE TMP IS- 19WHEN "0000" => LED7S <= "01

22、11111"- 20WHEN "0001" => LED7S <= "0000110"- 21WHEN "0010" => LED7S <= "1011011"- 22WHEN "0011" => LED7S <= "1001111"- 23WHEN "0100" => LED7S <= "1100110"- 24WHEN "0101" => LED7S

23、 <= "1101101"- 25WHEN "0110" => LED7S <= "1111101"- 26WHEN "0111" => LED7S <= "0000111"- 27WHEN "1000" => LED7S <= "1111111"- 28WHEN "1001" => LED7S <= "1101111"- 29END CASE; END PROC

24、ESS;END one;- 30- 32- 311. 在程序中存在兩處錯誤，試指出，并說明理由： 第 14 行 TMP 附值錯誤第 29 與 30 行之間，缺少 WHEN OTHERS語句2. 修改相應(yīng)行的程序：錯誤 1行號：9程序改為：TMP : STD_LOGIC_VECTOR(3 DOWNTO 0);錯誤 2行號：29程序改為：該語句后添加WHEN OTHERS => LED7S <= "0000000"四、閱讀下列 VHDL程序，畫出原理圖（ RTL級）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY HAD

25、 ISPORT (a : IN STD_LOGIC;b : IN STD_LOGIC;c : OUT STD_LOGIC; d : OUT STD_LOGIC);END ENTITY HAD;ARCHITECTURE fh1 OF HAD IS BEGINc <= NOT(a NAND b);d <= (a OR b)AND(a NAND b); END ARCHITECTURE fh1;五、請按題中要求寫出相應(yīng) VHDL程序1. 帶計數(shù)使能的異步復(fù)位計數(shù)器輸入端口：clk時鐘信號rst異步復(fù)位信號en計數(shù)使能load同步裝載data（裝載）數(shù)據(jù)輸入，位寬為10輸出端口：q計數(shù)輸出

26、，位寬為10LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT1024 ISPORT (CLK, RST, EN, LOAD: IN STD_LOGIC; DATA : IN STD_LOGIC_VECTOR (9 DOWNTO 0); Q : OUT STD_LOGIC_VECTOR (9 DOWNTO 0) );END CNT1024;ARCHITECTURE ONE OF CNT1024 IS BEGINPROCESS (CLK, RST, EN, LOAD, DATA)V

27、ARIABLE Q1 : STD_LOGIC_VECTOR (9 DOWNTO 0); BEGINIF RST = '1' THENQ1 := (OTHERS => '0');ELSIF CLK = '1' AND CLK'EVENT THEN IF LOAD = '1' THENQ1 := DATA;ELSEIF EN = '1' THENQ1 := Q1 + 1; END IF;END IF;END IF;Q <= Q1;END PROCESS;END ONE;2. 看下面原理圖，寫出相應(yīng)V

28、HDL描述eabyLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY TRI_STATE ISPORT (E, A : IN STD_LOGIC;Y : INOUT STD_LOGIC; B : OUT STD_LOGIC);END TRI_STATE;ARCHITECTURE BEHAV OF TRI_STATE IS BEGINPROCESS (E, A, Y)BEGINIF E = '0' THENB <= Y;Y <= 'Z'ELSEB <= 'Z' Y <= A;EN

29、D IF;END PROCESS;END BEHAV;六、綜合題信號預(yù)處理放 大 采樣/ 保持AD574ADData 12 STATUS CSCE A0 RCK12_8rddata121wrenadram（lpm_ram_dp）12rddatardaddr10Control10wraddrAnalogInClkInc地址計數(shù)器CntclrCLKFPGA采集控制下面列出了 AD574 的控制方式和控制時序圖AD574 邏輯控制真值表（ X 表示任意）AD574工作時序：下圖是一個A/D 采集系統(tǒng)的部分，要求設(shè)計其中的FPGA 采集控制模塊，該模塊由三個部分構(gòu)成：控制器（Control ）、地址計

30、數(shù)器（ addrcnt）、內(nèi)嵌雙口 RAM （ adram）。控制器（ control ）是一個狀態(tài)機(jī)，完成AD574 的控制，和 adram 的寫入操作。 Adram 是一個 LPM_RAM_DP單元，在 wren 為1時允許寫入數(shù)據(jù)。試分別回答問題CECSRCK12_8A0工作 狀 態(tài)0XXXX禁止X1XXX禁止100X0啟動 12 位轉(zhuǎn)換100X1啟動 8 位轉(zhuǎn)換1011X12 位并行輸出有效10100高 8 位并行輸出有效10101低 4 位加上尾隨 4 個 0 有效1. 要求 AD574 工作在 12 位轉(zhuǎn)換模式， K12_8 、A0 在 control 中如何設(shè)置K12_8 為 1

31、， A0 為 02. 試畫出 control 的狀態(tài)機(jī)的狀態(tài)圖類似書上圖 8-43. 對地址計數(shù)器模塊進(jìn)行VHDL 描述輸入端口： clkinc計數(shù)脈沖cntclr計數(shù)器清零輸出端口： rdaddrRAM 讀出地址，位寬 10 位library ieee;use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;entity addr_cnt isport (clkinc, cntclr : in std_logic;wraddr : out std_logic_vector (9 downto 0) );end addr_cnt

32、;architecture one of addr_cnt issignal tmp : std_logic_vector (9 downto 0);beginprocess (clkinc, cntclr) beginif clkinc'event and clkinc = '1' then if cntclr = '1' thentmp <= (others => '0');elsetmp <= tmp + 1;end if; end if;end process; wraddr <= tmp;end one;

33、4. 根據(jù)狀態(tài)圖，試對control 進(jìn)行 VHDL描述library ieee;use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity control isport (addata : in std_logic_vector (11 downto 0); status, clk : in std_logic;end control;cs, ce, a0, rc, k12_8, clkinc : out std_logic; rddata : out std_logic_vector (11 downto 0)

34、);architecture behav of control istype con_st is (s0, s1, s2, s3, s4); signal cst, nst : con_st;signal lock : std_logic;signal reg12 : std_logic_vector (11 downto 0);begina0 <= '0'k12_8 <= '1'ce <= '1'cs <= '0'REGP : process (clk) beginif clk'event and

35、 clk = '1' then cst <= nst;end if; end process;COMP : process (cst, status, addata) begincase (cst) iswhen s0 => rc <= '1' lock <= '0' nst <= s1; when s1 => rc <= '0' lock <= '0' nst <= s2; when s2 => if status = '1' then

36、nst <= s3; end if;rc <= '1' lock <= '0' when s3 => rc <= '1' lock <= '1' nst <= s4; when s4 => rc <= '1' lock <= '0' nst <= s0; when others => nst <= s0;end case; end process;LOCKP : process (lock) beginif lock =

37、'1' and lock'event then reg12 <= addata;end if; end process;rddata <= reg12;clkinc <= lock; -(或者為 NOT LOCK ，延后半個時鐘 ) end behav;5. 已知 adram 的端口描述如下ENTITY adram IS PORT(data: IN STD_LOGIC_VECTOR (11 DOWNTO 0); -寫入數(shù)據(jù)wraddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0); -寫入地址rdaddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0); -讀地址wren: IN STD_LOGIC := '1' -寫使能q: OUT STD_LOGIC_VECTOR (11 DOWNTO 0) -讀出數(shù)據(jù));END adram;試用例化語句，對整個FPGA 采集控制模塊進(jìn)行 VHDL描述library ieee;use ieee.std_logic_1164.all; entity daco isport (clk, cntclr, status : in std_logic;addata : in std_logic_vector (11 downto 0);