1、實驗一 集成電路系統(tǒng)EDA軟件使用簡介（基礎(chǔ)性實驗）一 實驗?zāi)康?、了解利用Quartus II 8.0 軟件開發(fā)數(shù)字電路的基本流程以及掌握Quartus II軟件的詳細操作。2、了解使用VHDL原理圖設(shè)計進行集成電路系統(tǒng)設(shè)計的實現(xiàn)方法。3、掌握Quartus II 8.0 軟件開發(fā)數(shù)字電路的基本設(shè)計思路，軟件環(huán)境參數(shù)配置，時序仿真，管腳分配，并且利用JTAG接口進行下載的常規(guī)設(shè)計流程。二 實驗前的準備1、將紅色的MODUL_SEL撥碼開關(guān)組合的1、2、8撥上，3、4、5、6、7撥下，使數(shù)碼管顯示當前模式為：C1.2、檢查JTAG TO USB轉(zhuǎn)換接口和USB連接線的連接，并且將JTAG線連接

2、到核心板上的JTAG接口（核心板的第二個十針的插口）處。三 實驗要求學習使用Quartus II 8.0軟件，掌握VHDL文本描述和原理圖描述的RTL級描述方法。四 實驗內(nèi)容（一）了解門電路元件庫1、新建原理圖設(shè)計文件，并在原理圖設(shè)計文件的基礎(chǔ)上插入各種基本門電路元件，包括與門、或門、非門、異或門等。2、利用原理圖圖形編輯窗，將基本門電路元件進行連接，形成布線。3、為連接好的門電路組合電路添加輸入和輸出端口。（二）了解邏輯電路的仿真1、保存原理圖設(shè)計文件，新建時序仿真文件。2、將各端口的信號標出，并對其實施功能仿真或時序仿真。并將仿真波形寫入實驗報告。（三）了解原理圖文件的綜合和下載1、對原理

3、圖文件進行綜合和引腳連結(jié)。2、將對應(yīng)FPGA端口連接至原理圖電路端口中，并將原理圖文件綜合后的網(wǎng)表文件下載到FPGA中，進行功能驗證。3、將硬件功能情況描述記錄于實驗報告中。實驗二多選一選擇器電路的設(shè)計（設(shè)計性實驗）一 實驗?zāi)康?、了解利用Quartus II 8.0 軟件開發(fā)數(shù)字電路的基本流程以及掌握Quartus II軟件的詳細操作。2、了解使用VHDL原理圖設(shè)計進行集成電路系統(tǒng)設(shè)計的實現(xiàn)方法。3、掌握Quartus II 8.0 軟件開發(fā)數(shù)字電路的基本設(shè)計思路，軟件環(huán)境參數(shù)配置，時序仿真，管腳分配，并且利用JTAG接口進行下載的常規(guī)設(shè)計流程。二 實驗前的準備1、將紅色的MODUL_SEL

4、撥碼開關(guān)組合的1、2、8撥上，3、4、5、6、7撥下，使數(shù)碼管顯示當前模式為：C1.2、檢查JTAG TO USB轉(zhuǎn)換接口和USB連接線的連接，并且將JTAG線連接到核心板上的JTAG接口（核心板的第二個十針的插口）處。三 實驗要求學習使用Quartus II 8.0軟件，掌握VHDL文本描述和原理圖描述的RTL級描述方法。四 實驗內(nèi)容（一）2選1多路選擇器的設(shè)計1、新建原理圖設(shè)計文件，并在原理圖設(shè)計文件的基礎(chǔ)上建立2選1多路選擇器設(shè)計原理圖文件。并保存為工程mux21a圖 2選1多路選擇器元件圖2、對2選1多路選擇器進行時序仿真，給出仿真波形，寫入實驗報告。（二）4選1多路選擇器的設(shè)計1、新

5、建原理圖設(shè)計文件，并在原理圖設(shè)計文件的基礎(chǔ)上建立4選1多路選擇器設(shè)計原理圖文件，保存工程為mux41a2、對4選1多路選擇器進行時序仿真，給出仿真波形，寫入實驗報告。（三）多路選擇器的硬件功能調(diào)試1、將2選1多路選擇器和4選1多路選擇器的設(shè)計方案進行綜合、編譯，并將設(shè)計方案下載到FPGA中，給出硬件工作情況，并寫入實驗報告。實驗三一位全加器電路的設(shè)計（設(shè)計性實驗）一 實驗?zāi)康?、了解利用Quartus II 8.0 軟件開發(fā)數(shù)字電路的基本流程以及掌握Quartus II軟件的詳細操作。2、了解使用VHDL原理圖設(shè)計進行集成電路系統(tǒng)設(shè)計的實現(xiàn)方法。3、掌握Quartus II 8.0 軟件開發(fā)數(shù)

6、字電路的基本設(shè)計思路，軟件環(huán)境參數(shù)配置，時序仿真，管腳分配，并且利用JTAG接口進行下載的常規(guī)設(shè)計流程。二 實驗前的準備1、將紅色的MODUL_SEL撥碼開關(guān)組合的1、2、8撥上，3、4、5、6、7撥下，使數(shù)碼管顯示當前模式為：C1.2、檢查JTAG TO USB轉(zhuǎn)換接口和USB連接線的連接，并且將JTAG線連接到核心板上的JTAG接口（核心板的第二個十針的插口）處。三 實驗要求學習使用Quartus II 8.0軟件，掌握VHDL文本描述和原理圖描述的RTL級描述方法，掌握元件例化的描述方法。四 實驗內(nèi)容（一）雙2選1多路選擇器的設(shè)計1、新建雙2選1多路選擇器的原理圖設(shè)計文件MUXK，并保存

7、工程，工程名MUXK。2、載入實驗二中的2選1多路選擇器的原理圖文件mux21a，并將其保存為一元件（元件例化），元件文件放置于Dmux21a工程目錄下。3、利用2選1多路選擇器的元件，完成雙2選1多路選擇器的設(shè)計。4、對雙2選1多路選擇器的設(shè)計方案進行時序仿真，給出仿真波形，寫入實驗報告。圖 雙2選1多路選擇器元件圖（二）一位全加器的設(shè)計1、一位全加器可通過半加器的組合來實現(xiàn)。其中半加器的實現(xiàn)可通過原理圖得到。圖 半加器元件圖及真值表2、建立工程f_adder，建立全加器原理圖文件f_adder，建立半加器原理圖文件h_adder并按照雙2選1多路選擇器設(shè)計中的元件例化的方法，完成一位全加器

8、的設(shè)計。圖 全加器元件圖3、對一位全加器的設(shè)計方案進行時序仿真，給出仿真波形圖，并寫入實驗報告。（三）一位全減器的設(shè)計1、一位全減器可通過半減器的組合來實現(xiàn)。其中半減器元件功能由下述公式描述。DIFF= X XOR YS_out = （NOT X）AND Y2、建立工程f_suber，建立全加器原理圖文件f_suber，建立半加器原理圖文件h_suber并按照雙2選1多路選擇器設(shè)計中的元件例化的方法，完成一位全減器的設(shè)計。圖 全加器元件圖3、對一位全加器的設(shè)計方案進行時序仿真，給出仿真波形圖，并寫入實驗報告。（四）硬件功能調(diào)試1、將雙2選1多路選擇器、一位全加器和一位全減器設(shè)計方案進行綜合、編

9、譯，將設(shè)計方案下載到FPGA中，給出硬件工作情況，并寫入實驗報告。實驗四含時鐘使能的十進制計數(shù)器的設(shè)計（設(shè)計性實驗）一 實驗?zāi)康?、了解利用Quartus II 8.0 軟件開發(fā)數(shù)字電路的基本流程以及掌握Quartus II軟件的詳細操作。2、了解使用VHDL原理圖設(shè)計進行集成電路系統(tǒng)設(shè)計的實現(xiàn)方法。3、掌握Quartus II 8.0 軟件開發(fā)數(shù)字電路的基本設(shè)計思路，軟件環(huán)境參數(shù)配置，時序仿真，管腳分配，并且利用JTAG接口進行下載的常規(guī)設(shè)計流程。二 實驗前的準備1、將紅色的MODUL_SEL撥碼開關(guān)組合的1、2、8撥上，3、4、5、6、7撥下，使數(shù)碼管顯示當前模式為：C1.2、檢查JTAG

10、 TO USB轉(zhuǎn)換接口和USB連接線的連接，并且將JTAG線連接到核心板上的JTAG接口（核心板的第二個十針的插口）處。三 實驗要求學習使用Quartus II 8.0軟件，掌握VHDL文本描述和原理圖描述的RTL級描述方法，掌握計數(shù)器的描述方法。四 實驗內(nèi)容（一）基于74390的十進制計數(shù)器的設(shè)計1、十進制計數(shù)器的設(shè)計原理，采用74390作為十進制計數(shù)器，注意74390的工作原理。圖 十進制計數(shù)器的元件圖2、建立工程DCNT10，建立原理圖文件DCNT10，添加74390元件，完成十進制計數(shù)器的設(shè)計方案。對十進制計數(shù)器的設(shè)計方案進行時序仿真，將仿真波形寫入實驗報告。（二）含時鐘使能的2位十進

11、制計數(shù)器的設(shè)計1、含時鐘使能的2位十進制計數(shù)器的設(shè)計原理圖圖 含時鐘使能的2位十進制計數(shù)器元件圖2、修改原理圖文件DCNT10，完成十進制計數(shù)器的設(shè)計方案。對含時鐘使能的2位十進制計數(shù)器的設(shè)計方案進行時序仿真，將仿真波形寫入實驗報告。（三）含時鐘使能的30進制計數(shù)器的設(shè)計1、參考含時鐘使能的2位十進制計數(shù)器的設(shè)計原理圖，對原理圖進行修改，完成30進制計數(shù)器的設(shè)計方案。2、修改原理圖文件DCNT10，完成30進制計數(shù)器的設(shè)計方案，并進行時序仿真，將仿真波形寫入實驗報告。（四）硬件功能調(diào)試1、將設(shè)計方案進行綜合、編譯，將設(shè)計方案下載到FPGA中，給出硬件工作情況，并寫入實驗報告。實驗五編碼器與譯碼

12、器的設(shè)計（設(shè)計性實驗）一 實驗?zāi)康?、了解利用Quartus II 8.0 軟件開發(fā)數(shù)字電路的基本流程以及掌握Quartus II軟件的詳細操作。2、了解使用VHDL原理圖設(shè)計進行集成電路系統(tǒng)設(shè)計的實現(xiàn)方法。3、掌握Quartus II 8.0 軟件開發(fā)數(shù)字電路的基本設(shè)計思路，軟件環(huán)境參數(shù)配置，時序仿真，管腳分配，并且利用JTAG接口進行下載的常規(guī)設(shè)計流程。二 實驗前的準備1、將紅色的MODUL_SEL撥碼開關(guān)組合的1、2、8撥上，3、4、5、6、7撥下，使數(shù)碼管顯示當前模式為：C1.2、檢查JTAG TO USB轉(zhuǎn)換接口和USB連接線的連接，并且將JTAG線連接到核心板上的JTAG接口（核心

13、板的第二個十針的插口）處。三 實驗要求學習使用Quartus II 8.0軟件，掌握VHDL文本描述和原理圖描述的RTL級描述方法，掌握編碼器與譯碼器的描述方法。四 實驗內(nèi)容（一）8421編碼器的設(shè)計1、建立工程ENCODE8421，建立原理圖文件ENCODE8421，添加74148元件，觀察74148的功能原理圖。2、完成8421編碼器的設(shè)計方案，對設(shè)計方案進行時序仿真，將仿真波形寫入實驗報告。（二）5-24譯碼器的設(shè)計1、建立工程DECODE524，建立原理圖文件DECODE524，添加74139元件，觀察74139的功能原理圖。2、完成5-24譯碼器的設(shè)計方案，對設(shè)計方案進行時序仿真，將

14、仿真波形寫入實驗報告。圖 5-24譯碼器元件圖（三）硬件功能調(diào)試1、將設(shè)計方案進行綜合、編譯，將設(shè)計方案下載到FPGA中，給出硬件工作情況，并寫入實驗報告。實驗六一位8421BCD碼加法器電路的設(shè)計（設(shè)計性實驗）一 實驗?zāi)康?、了解利用Quartus II 8.0 軟件開發(fā)數(shù)字電路的基本流程以及掌握Quartus II軟件的詳細操作。2、了解使用VHDL原理圖設(shè)計進行集成電路系統(tǒng)設(shè)計的實現(xiàn)方法。3、掌握Quartus II 8.0 軟件開發(fā)數(shù)字電路的基本設(shè)計思路，軟件環(huán)境參數(shù)配置，時序仿真，管腳分配，并且利用JTAG接口進行下載的常規(guī)設(shè)計流程。二 實驗前的準備1、將紅色的MODUL_SEL撥碼

15、開關(guān)組合的1、2、8撥上，3、4、5、6、7撥下，使數(shù)碼管顯示當前模式為：C1.2、檢查JTAG TO USB轉(zhuǎn)換接口和USB連接線的連接，并且將JTAG線連接到核心板上的JTAG接口（核心板的第二個十針的插口）處。三 實驗要求學習使用Quartus II 8.0軟件，掌握VHDL文本描述和原理圖描述的RTL級描述方法，掌握編碼加法器電路設(shè)計的方法。四 實驗內(nèi)容（一）8421BCD碼加法器電路的設(shè)計1、用74283加法器和邏輯門設(shè)計實現(xiàn)一位8421BCD碼加法器電路，輸入輸出均是BCD碼，CI為低位的進位信號，CO為高位的進位信號，輸入為兩個1位十進制數(shù)A，輸出用S表示。2、建立工程ADDER

16、8421，建立原理圖文件ADDER8421，了解8421BCD碼加法器電路的工作原理。3、對設(shè)計方案進行時序仿真，將仿真波形寫入實驗報告。（二）硬件功能調(diào)試1、將設(shè)計方案進行綜合、編譯，將設(shè)計方案下載到FPGA中，給出硬件工作情況，并寫入實驗報告。圖 8421編碼加法器元件圖實驗七7人表決電路的設(shè)計（設(shè)計性實驗）一 實驗?zāi)康?、了解利用Quartus II 8.0 軟件開發(fā)數(shù)字電路的基本流程以及掌握Quartus II軟件的詳細操作。2、了解使用VHDL原理圖設(shè)計進行集成電路系統(tǒng)設(shè)計的實現(xiàn)方法。3、掌握Quartus II 8.0 軟件開發(fā)數(shù)字電路的基本設(shè)計思路，軟件環(huán)境參數(shù)配置，時序仿真，管

17、腳分配，并且利用JTAG接口進行下載的常規(guī)設(shè)計流程。二 實驗前的準備1、將紅色的MODUL_SEL撥碼開關(guān)組合的1、2、8撥上，3、4、5、6、7撥下，使數(shù)碼管顯示當前模式為：C1.2、檢查JTAG TO USB轉(zhuǎn)換接口和USB連接線的連接，并且將JTAG線連接到核心板上的JTAG接口（核心板的第二個十針的插口）處。三 實驗要求學習使用Quartus II 8.0軟件，掌握VHDL文本描述和原理圖描述的RTL級描述方法。四 實驗內(nèi)容（一）7人表決電路的設(shè)計1、參加表決者7人，同意為1，不同意為0，同意者過半則表決通過，綠指示燈亮；表決不通過則紅指示燈亮。2、建立工程VOTE7，建立原理圖文件V

18、OTE7，了解7人表決電路的工作原理。圖 表決電路參考元件圖3、對設(shè)計方案進行時序仿真，將仿真波形寫入實驗報告。（二）硬件功能調(diào)試1、將設(shè)計方案進行綜合、編譯，將設(shè)計方案下載到FPGA中，給出硬件工作情況，并寫入實驗報告。實驗八D觸發(fā)器構(gòu)成的循環(huán)碼計數(shù)器的設(shè)計（設(shè)計性實驗）一 實驗?zāi)康?、了解利用Quartus II 8.0 軟件開發(fā)數(shù)字電路的基本流程以及掌握Quartus II軟件的詳細操作。2、了解使用VHDL原理圖設(shè)計進行集成電路系統(tǒng)設(shè)計的實現(xiàn)方法。3、掌握Quartus II 8.0 軟件開發(fā)數(shù)字電路的基本設(shè)計思路，軟件環(huán)境參數(shù)配置，時序仿真，管腳分配，并且利用JTAG接口進行下載的常

19、規(guī)設(shè)計流程。二 實驗前的準備1、將紅色的MODUL_SEL撥碼開關(guān)組合的1、2、8撥上，3、4、5、6、7撥下，使數(shù)碼管顯示當前模式為：C1.2、檢查JTAG TO USB轉(zhuǎn)換接口和USB連接線的連接，并且將JTAG線連接到核心板上的JTAG接口（核心板的第二個十針的插口）處。三 實驗要求學習使用Quartus II 8.0軟件，掌握VHDL文本描述和原理圖描述的RTL級描述方法。四 實驗內(nèi)容（一）D觸發(fā)器構(gòu)成的循環(huán)碼計數(shù)器電路的設(shè)計1、用D觸發(fā)器構(gòu)成按循環(huán)碼(000-001-011-111-101-100-000)規(guī)律工作的六進制同步計數(shù)器考慮不同狀態(tài)時，D觸發(fā)器輸入端的值。Q2Q1Q0000001011111101100D2001110D1011000D0111100按上述真值表，給出Q2Q1Q0與D2D1D0之間的邏輯關(guān)系。2、建立工程RECYCNT，建立原理圖文件RECYCNT，了解D觸發(fā)器構(gòu)成的循環(huán)碼計數(shù)器電路的工作原理。3、對設(shè)計方案進行時序仿真，將仿真波形寫入實驗報告。（二）硬件功能調(diào)試1、將設(shè)計方案進行綜合、編譯，將設(shè)計方案下載到FPGA中，給出硬件工作情況，并寫入實驗報告。圖 循環(huán)碼電路參考元件圖實驗九 分頻電路的設(shè)計（綜合性實驗）一 實驗?zāi)康?、了解利用Quar