1、 基于FPGA的電子搶答器的程序設計摘 要隨著科學技術日新月異，文化生活日漸豐富，在各類競賽、搶答場合電子搶答器已經作為一種工具得到了較為廣泛的應用。顧名思義，電子搶答器是一種通過搶答者的指示燈顯示、數碼顯示和警示顯示等手段準確、公正、直觀地判斷出最先獲得發言權選手的設備。此次設計有4組搶答輸入，每組設置一個搶答按鈕供搶答者使用。電路具有第一搶答信號的鑒別和鎖存功能。當第一搶答者按下搶答開關時，該組指示燈亮以示搶答成功。同時，電路也具備自鎖功能，保證能夠實現在一路成功搶答有效后，其他三路均不能搶答。本設計基于VHDL語言，采用FPGA為控制核心，并結合動手實踐完成，具有電路簡單、操作方便、靈敏

2、可靠等優點。該四路搶答器使用VHDL硬件描述語言進行編程，分為七個模塊：判斷模塊，鎖存模塊，轉換模塊，掃描模塊，片選模塊，定時報警模塊和譯碼模塊。編程完成后，使用QuartersII工具軟件進行編譯仿真驗證。關鍵詞：VHDL，FPGA，四路搶答器，仿真 目錄1 概述11.1 設計背景11.2 搶答器現狀11.3 本論文主要完成的工作11.4 設計心得22 開發工具簡介32.1 VHDL語言簡介32.2 FPGA開發過程與應用42.2.1 FPGA發展歷程與現狀42.2.2 FPGA工作原理42.2.3 FPGA開發流程52.3 Quartus II軟件63系統設計83.1 系統設計要求83.2

3、 系統設計方案83.2.1 系統硬件設計方案83.2.2 系統軟件設計方案83.3.3 系統原理詳述104 電路程序設計與仿真124.1 搶答鎖存模塊設計124.1.1 VHDL源程序124.1.2 搶答鎖存電路的模塊134.2 仿真14總結15致17參考文獻18輕工業學院課 程 設 計 任 務 書題目基于FPGA的電子搶答器的程序設計 專業班級 電子信息工程10-1班 學號主要容、基本要求、主要參考資料等：主要容：搶答器是在競賽、文體娛樂活動（搶答活動）中，能準確、公正、直觀地判斷出搶答者的機器。要求學生使用硬件描述語言（Verilog 或者 VHDL）設計基于FPGA的電子搶答器的源程序。

4、實現如下功能：設計一個四路搶答器；在一路成功搶答有效后，其他三路均不能搶答，并且將搶答成功的一路用指示燈顯示出來。基本要求：1、 學會quartusII的使用，掌握FPGA 的程序設計方法。 2、掌握硬件描述語言語法。 4、程序設計完成后要求在quartusII中實現功能仿真。主要參考資料：1、褚振勇. FPGA設計與應用（第三版）M.電子科技大學.2012,42、懷琛.MATLAB與在電子信息課程中的應用M.：電子工業.2008,1完 成 期 限：2013.6.212013.6.25指導教師簽名：課程負責人簽名：2013年 6月 18日19 / 221 概述1.1 設計背景現場可編程門陣列(

5、簡稱FPGA)是20世紀80年代中期出現的高密度可編程邏輯器件,采用SRAM開關元件的FPGA是易失性的,每次重新加電, FPGA都要重新裝入配置數據。突出優點是可反復編程,系統上電時,給FPGA加載不同的配置數據,即可令其完成不同的硬件功能。這種配置的改變甚至可以在系統的運行中進行,實現系統功能的動態重構?！霸谙到y可編程”(簡稱ISP)是指對器件、電路或整個電子系統的邏輯功能可隨時進行修改或重構的能力,支持ISP技術的可編程邏輯器件稱為在系統可編程邏輯器件，它不需要專門的編程器，利用計算機接口和一根下載電纜就可以對器件編程了。本設計針對電子技術綜合實驗的要求，利用EDA技術中quartusI

6、I作為開發工具,設計了一款基于FPGA的智力競賽搶答器。1.2 搶答器現狀在進行智力競賽搶答題比賽時,各參賽者考慮后都想搶先答題。如果沒有合適的設備,有時難以分清他們的先后，使主持人感到為難。為了使比賽能順利進行,需要有一個能判斷搶答先后的設備,我們將它稱為智力競賽搶答器。在許多搶答競賽、文體娛樂活動，為了準確、公正、直觀地判斷出第一搶答者，通常需要設置一臺這樣的搶答器，通過指示燈顯示出第一搶答者。1.3 本論文主要完成的工作本課程設計基于VHDL語言，采用FPGA為控制核心，并結合動手實踐完成，具有電路簡單、操作方便、靈敏可靠等優點。設計四路搶答器使用VHDL硬件描述語言進行編程，分為七個模

7、塊：判斷模塊，鎖存模塊，轉換模塊，掃描模塊，片選模塊，定時報警模塊和譯碼模塊。編程完成后，使用QuartersII工具軟件進行編譯仿真驗證。系統達到要求：在一路成功搶答有效后，其他三路均不能搶答，并且將搶答成功的一路用指示燈顯示出來。1.4 設計心得通過這次課程設計，幫助我們加深理解FPGA程序設計方法，學會quartusII軟件的使用，了解簡單多功能搶答器組成原理，掌握在quartusII中實現功能仿真的方法，相應地提高動手能力和排障能力，并且良好地鞏固已學的理論知識，將硬件描述語言語法與實踐相結合。通過分析多功能搶答器各單元電路之間的關系與相互影響，從而能正確設計、計算定時計數的各個單元電

8、路。2 開發工具簡介2.1 VHDL語言簡介VHDL的英文全名是Very-High-Speed Integrated Circuit HardwareDescription Language,誕生于1982年。1987年底，VHDL被IEEE和美國國防部確認為標準硬件描述語言 。自IEEE公布了VHDL的標準版本，IEEE-1076之后，各EDA公司相繼推出了自己的VHDL設計環境，或宣布自己的設計工具可以和VHDL接口。此后VHDL在電子設計領域得到了廣泛的接受，并逐步取代了原有的非標準的硬件描述語言。1993年，IEEE對VHDL進行了修訂，從更高的抽象層次和系統描述能力上擴展VHDL的容

9、，公布了新版本的VHDL，即IEEE標準的1076-1993版本?，F在，VHDL和Verilog作為IEEE的工業標準硬件描述語言，又得到眾多EDA公司的支持，在電子工程領域，已成為事實上的通用硬件描述語言。有專家認為，在新的世紀中，VHDL于Verilog語言將承擔起大部分的數字系統設計任務。VHDL主要用于描述數字系統的結構，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風格與句法是十分類似于一般的計算機高級語言。VHDL的程序結構特點是將一項工程設計，或稱設計實體（可以是一個元件，一個電路模塊或一個系統）分成外部（或稱可是部分,與端口)和部（或稱不可視部分）

10、，既涉與實體的部功能和算法完成部分。在對一個設計實體定義了外部界面后，一旦其部開發完成后，其他的設計就可以直接調用這個實體。這種將設計實體分成外部分的概念是VHDL系統設計的基本點VHDL語言目前在數字設計領域已為廣大設計者所接受，眾多CAD廠商紛紛使自己新開發的電子設計軟件與VHDL兼容，VHDL語言成了電子設計工程師必須掌握的工具。 在目前，CPU和可編程邏輯器件已經成為數字系統的硬件基礎，從事數字系統的設計必須掌握可編程邏輯器件的設計方法，而VHDL語言作為可編程邏輯器件設計時最重要的輸入方法，為所有可編程邏輯器件廠商所支持。應用VHDL進行工程設計的優點是多方面的。一、與其他的硬件描述

11、語言相比，VHDL具有更強的行為描述能力，從而決定了他成為系統設計領域最佳的硬件描述語言。強大的行為描述能力是避開具體的器件結構，從邏輯行為上描述和設計大規模電子系統的重要保證。二、VHDL豐富的仿真語句和庫函數，使得在任何大系統的設計早期就能查驗設計系統的功能可行性，隨時可對設計進行仿真模擬。三、VHDL語句的行為描述能力和程序結構決定了他具有支持大規模設計的分解和已有設計的再利用功能。符合市場需求的大規模系統高效，高速的完成必須有多人甚至多個代發組共同并行工作才能實現。四、對于用VHDL完成的一個確定的設計，可以利用EDA工具進行邏輯綜合和優化，并自動的把VHDL描述設計轉變成門級網表。五

12、、VHDL對設計的描述具有相對獨立性，設計者可以不懂硬件的結構，也不必管理最終設計實現的目標器件是什么，而進行獨立的設計。2.2FPGA開發過程與應用隨著現場可編程邏輯器件越來越高的集成度，加上不斷出現的I/O標準、嵌入功能、高級時鐘管理的支持，使得現場可編程邏輯器越來越廣泛。2.2.1 FPGA發展歷程與現狀從Xilinx公司推出了世界上第一片FPGA(現場可編程邏輯芯片)，FPGA已經歷幾十年的發展。從最初的一千多可利用門，發展到90年代的幾十萬個可利用門，到十一世紀又陸續推出了幾千萬門的單片FPGA芯片。FPGA使用靈活，適用性強，特別適用于復雜邏輯的設計，有利用電子系統小型化，而且其開

13、發周期短、開發投入少、芯片價格不斷降低，促使FPGA越來越多地取代了ASIC的市場。2.2.2 FPGA工作原理FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個概念，部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和部連線（Interconnect）三個部分。FPGA的基本特點主要有： 1）采用FPGA設計ASIC電路，用戶不需要投片生產，就能得到合用的芯片。 2）FPGA可做其它全定制或半定制ASIC電路的中試樣片。 3）FPGA部有豐富的觸發器和IO引腳。 4）FPGA是A

14、SIC電路中設計周期最短、開發費用最低、風險最小的器件之一。 5) FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。 可以說，FPGA芯片是小批量系統提高系統集成度、可靠性的最佳選擇之一。 FPGA是由存放在片RAM中的程序來設置其工作狀態的，因此，工作時需要對片的RAM進行編程。用戶可以根據不同的配置模式，采用不同的編程方式。 加電時，FPGA芯片將EPROM中數據讀入片編程RAM中，配置完成后，FPGA進入工作狀態。掉電后，FPGA恢復成白片，部邏輯關系消失，因此，FPGA能夠反復使用。FPGA的編程無須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即

15、可。當需要修改FPGA功能時，只需換一片EPROM即可。這樣，同一片FPGA，不同的編程數據，可以產生不同的電路功能。因此，FPGA的使用非常靈活。2.2.3 FPGA開發流程FPGA開發流程可以分為如下幾步：設計輸入，設計輸入主要包括原理圖輸入、狀態圖輸入、波形圖輸入以與某種硬件描述語言，比如說是VHDL、Verilog的源程序。它是利用這些輸入去描述一個電路的功能。功能仿真，功能仿真就是利用相關仿真工具對相關電路進行功能級別仿真，也就是說對你的輸入設計的邏輯功能進行相關的模擬測試。在功能上面來了解電路是否能夠達到預期要求。這里的功能仿真純粹是模擬性質的，不會設計的任何具體器件的硬件特性。綜

16、合，綜合就是行為或者功能層次表達的電子系統轉換成低層次門級電路的網表。布局布線，就是將綜合后的網表文件針對某一個具體的目標器件進行邏輯映射。此時應該使用FPGA廠商提供的實現與布局布線工具，根據所選芯片的型號，進行芯片部功能單元的實際連接與映射。時序驗證，就是要使得時序仿真過程中，建立與保持時間要符合相關的制約，以便數據能被正確的傳輸。使仿真既包含門延時，又包含線延時信息。能較好地反映芯片的實際工作情況。生成SOF等文件，此文件可以通過調試器把它下載到系統中間去。而FPGA設計流程的其他步驟基本上由相關工具去完成，因此只要自己設置好相關參數，不要人為干預太多。而驗證的話就需要用戶花費大量的時間

17、去完成。2.3 Quartus II軟件Quartus II是Altera提供的FPGA/CPLD開發集成環境，Altera是世界最大可編程邏輯器件供應商之一。Quartus II在21世紀初推出，是Altera前一代FPGA/CPLD集成開發環境MAX+plus II的更新換代產品，其界面友好，使用便捷。在Quartus II上可以完成設計輸入、HDL綜合、布線布局（適配）、仿真和下載和硬件測試等流程，它提供了一種與結構無關的設計環境，使設計者能方便地進行設計輸入、快速處理和器件編程。Altera的Quartus II 提供了完整的多平臺設計環境，能滿足各種特定設計的需要，也是單芯片可編程系

18、統（SOPC）設計的綜合性環境和SOPC開發的基本設計工具，并為AlteraDSP開發包進行系統模型設計提供了集成綜合環境。Quartus II設計工具完全支持VHDL、Verylog的設計流程，其部嵌有VHDL、Verilog邏輯綜合器。Quartus II也可以利用第三方的綜合工具，如Leonardo Spectrum、Synplify Pro、FPGA Complier II，并能直接調用這些工具。同樣，Quartus II具備仿真功能，同時也支持第三方的仿真工具，如ModelSim。此外，Quartus II與MATLAB和DSP Builder結合，可以進行基于FPGA的DSP系統開

19、發，是DSP硬件系統實現的關鍵EDA工具。Quartus II包括模塊化的編譯器。編譯器包括的功能模塊有分析/綜合器（Analysis & Synthesis）、適配器（Filter）、裝配器（Assembler）、時序分析器（Timing Analyzer）、設計輔助模塊（Design Assistant）、EDA網表文件生成器（EDA Netlist Writer）和編輯數據接口（Complier Database Interface）等。可以通過選擇Start Complication來運行所有的編譯器模塊，也可以通過選擇Start單獨運行各個模塊。還可以通過選擇Complier

20、 Tool（Tools 菜單），在Complier Tool 窗口中運行該模塊來啟動編輯器模塊。在Complier Tool 窗口中，可以打開該模塊的設置文件或報告文件，或打開其他相關窗口。Quartus II編譯設計的主控界面顯示了Quartus II自動設計的各主要處理環節和設計流程，包括設計輸入編輯、設計分析與綜合、適配、編程文件匯編（裝配）、時序參數提取以與編程下載幾個步驟。 圖1 Quartus II設計流程3系統設計3.1 系統設計要求搶答器是在競賽、文體娛樂活動（搶答活動）中，能準確、公正、直觀地判斷出搶答者的機器。本設計使用硬件描述語言VHDL設計基于FPGA的電子搶答器的源程

21、序。要現如下功能：設計一個四路搶答器；在一路成功搶答有效后，其他三路均不能搶答，并且將搶答成功的一路用指示燈顯示出來。3.2 系統設計方案3.2.1 系統硬件設計方案本設計分為硬件設計和軟件設計，這兩者相互結合，不可分離；從時間上看，硬件設計的絕大部分工作量是在最初階段，到后期往往還要做一些修改。只要技術準備充分，硬件設計的大返工是比較少的，軟件設計的任務貫徹始終，到中后期基本上都是軟件設計任務。 圖2 硬件設計流程3.2.2 系統軟件設計方案軟件設計和硬件電路設計應結合進行，哪些功能由硬件完成，哪些任務由軟件完成，在硬件電路設計基本定型后，也就基本上決定下來了。軟件任務分析環節是為軟件設計做

22、一個總體規劃。從軟件的功能來看可分為兩大類：一類是執行軟件，它能完成各種實質性的功能，如測量，計算，顯示，輸出控制和通信等，另一類是監控軟件，它是專門用來協調各執行模塊和操作者的關系，在系統軟件中充當組織調度角色的軟件。這兩類軟件的設計方法各有特色，執行軟件的設計偏重算法效率，與硬件關系密切，千變萬化。軟件任務分析時，應將各執行模塊一一列出，并為每一個執行模塊進行功能定義和接口定義（輸入輸出定義）。在各執行模塊進行定義時，將要牽扯到的數據結構和數據類型問題也一并規劃好。各執行模塊規劃好后，就可以監控程序了。首先根據系統功能和鍵盤設置選擇一種最適合的監控程序結構。相對來講，執行模塊任務明確單純，

23、比較容易編程，而監控程序較易出問題。這如同當一名操作工人比較容易，而當一個廠長就比較難了。圖3 軟件設計流程. . 系統原理詳述 圖4 具有完整搶答器功能的結構圖根據對系統設計要求的分析可知，系統的輸入信號有：各組的搶答按鈕S0，S1，S2，S3輸入，復位信號CLEAR用于控制整個系統清0，按下該復位鍵系統清0，抬起該復位鍵搶答開始。在主持人將系統復位并使搶答有效開始后，S0，S1，S2，S3任何第一搶答者按下搶答按鈕，對應的輸入引腳接高電位1，電路記憶下第一搶答者身份，并封鎖其他各組的按鈕，即其他任何一組按鍵都不會使電路響應，完成搶答過程。系統的輸出信號有：四組搶答成功與否的指示燈控制信號輸

24、出口LEDA、LESB、LEDC、LEDD，當任何第一搶答者成功搶答后指示燈亮起。本系統應具有的功能有：第一搶答信號的鑒別和鎖存功能，指示燈顯示第一搶答者功能。根據分析我們可以把該四路搶答器設計分為判斷模塊，鎖存模塊，掃描模塊等部分，依據各模塊功能編寫相應的源程序，并對相應的程序進行編譯以與時序仿真。若正確就進行到下一個模塊的編寫，若錯誤就修改直至編譯成功。系統的具體工作原理如下：搶答鎖存模塊主要實現搶答過程中的搶答功能，并且能實現當有一路搶答按鍵按下時，該路搶答信號將其余搶答信號封鎖的功能。在這個模塊輸入端有WARN輸入(以時間控制系統的WARN輸出信號為信號源)、一個和時間控制系統公用的C

25、LEAR端、4人搶答輸入信號端S0，S1，S2，S3和一個時鐘信號端CLK，這個時鐘信號是個高頻信號，用以掃描S0，S1，S2，S3是否有信號輸入。輸出端有對應于S0，S1，S2，S3編號的4個指示燈LED和4線2進制輸出端STATES（用于鎖存當前的狀態），還有一個STOP端用于指示S0，S1，S2，S3按鈕狀態。在此模塊中高頻時鐘信號一直作用，此時，若主持人按下CLEAR即為開始搶答信號，所有輸出端都自動清零。在有效時間圍只要有人搶答，STOP就有高電平輸出至時間控制系統的STOP端以控制時間的停止，并且對應的LED指示燈點亮，STATES鎖存輸出以顯示優先搶答人的組號，并鎖定輸入端S以阻

26、止系統響應其他搶答者的信號。4 電路程序設計與仿真4.1 搶答鎖存模塊設計該模塊主要實現搶答過程中的搶答功能。在系統復位并使搶答有效開始后，當S0，S1，S2，S3任意一路第一搶答者按下搶答按鈕，對應的輸入引腳接高電位1，電路記憶下第一搶答者身份，信號輸入并進行鎖存，其他任何一組按鍵都不會使電路響應，完成搶答過程。4.1.1 VHDL源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY LOCK IS PORT( CLK,CLEAR:IN STD_LOGIC; WARN:IN STD_LOGIC; S0,S1,S2,S3:IN STD_LOGIC

27、; STATES:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); STOP:OUT STD_LOGIC; LED:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END LOCK;ARCHITECTURE ONE OF LOCK ISSIGNAL G:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN PROCESS(CLEAR,CLK,S0,S1,S2,S3) BEGIN IF CLEAR='1' THEN G<="0000"LED<="0000"STOP<=&#

28、39;0' ELSIF CLK'EVENT AND CLK='1' THEN IF WARN='0' THEN IF( S3='1')AND NOT(G(0)='1' OR G(1)='1' OR G(2)='1') THEN G(3)<='1'LED(3)<='1' ELSIF( S2='1')AND NOT(G(0)='1' OR G(1)='1' OR G(3)='1')

29、 THEN G(2)<='1'LED(2)<='1' ELSIF( S1='1')AND NOT(G(0)='1' OR G(2)='1' OR G(3)='1') THEN G(1)<='1'LED(2)<='1' ELSIF( S0='1')AND NOT(G(1)='1' OR G(2)='1' OR G(3)='1') THEN G(0)<='1'LE

30、D(3)<='1' END IF; STOP<=G(0) OR G(1) OR G(2) OR G(3); END IF; END IF;CASE G IS WHEN "0001"=>STATES<="0001" WHEN "0010"=>STATES<="0010" WHEN "0100"=>STATES<="0011" WHEN "1000"=>STATES<="01

31、00" WHEN OTHERS=>STATES<="0000"END CASE;END PROCESS;END ARCHITECTURE ONE; 4.1.2 搶答鎖存電路的模塊在這個模塊中主要實現搶答過程中的搶答功能，并且能實現當有一路搶答按鍵按下時，該路搶答信號將其余個綠搶答封鎖的功能。在這個模塊輸入端有WARN輸入(以時間控制系統的WARN輸出信號為信號源)、一個和時間控制系統公用的CLEAR端、4人搶答輸入信號端S0，S1，S2，S3和有一個時鐘信號端CLK，這個時鐘信號是個高頻信號，用以掃描S0，S1，S2，S3是否有信號輸入。輸出端有對應于

32、S0，S1，S2，S3編號的4個指示燈LED 和4線2進制輸出端STATES （用于鎖存當前的狀態），還有一個STOP 端用于指示S0，S1，S2，S3按鈕狀態。圖5 搶答鎖存電路的模塊4.2 仿真圖6 仿真圖由圖中可看出在復位信號從高電平降到低電平后，搶答器開始正常工作，此時搶答開始。在此之前搶答無效。而作為第一搶答者最先搶答，這時開始報警，數碼管輸出顯示1，說明A最先搶答?？偨Y一周的FPGA課程設計很快就過去了，其中真是有苦更有甜，苦的是我在第一次獨自設計一個應用型設備時的不熟悉和不知所措，甜的是經過一周的時間我通過回顧課本知識、詢問同學老師和上網學習收獲到了很多專業方面的知識更加鍛煉了我

33、的動手能力和專業技能。記得大二下學期第一次上EDA程序設計課的時候，我對硬件設計語言是那么的難以上手，通過杜老師一學期細致的講解，配合實驗課程讓我對EDA相關知識、VHDL編程、quartusII軟件、MAX_PLUS軟件有了更深的理解和更熟練的掌握。本次我的課程設計為四路競賽搶答器，根據電路的特點，我采用層次化結構化設計，將此項設計任務分成部分模塊，分別對各個模塊進行編程，然后再將各模塊合起來編譯，這一步一步的加深了我們對于層次化設計的理解和對VHDL設計流程的熟悉。在設計的過程中，遇到問題我們盡量獨立思考，查找資料，到自己不能解決的時候就和同小組同學研究討論，或者向指導老師請教。這樣的經歷不僅提高了我們獨立發現問題、分析問題、解決問題的能力，又很好地培養了交流合作的精神。通過這次課程設計，進一步加深了我對EDA技術的了解，讓我更加明確VHDL的設計流程，并產生了更加濃厚的興趣。特別是當每一個模塊程序調試成功時，心的滿足感真的無法形容。這次經歷更讓我懂得了理論與實際相結合是十分重要的，只有理論知識是遠遠不夠的，只有把所學的理論知識與實踐相結合起來，從理論中得出結論，使理論服務于實際，才能真正為社會服務。在設計的過程中我們不可避免的遇到各種問題，因為這畢竟第一次做的，難免會不盡善盡美。同時在設計的過程中發現了自己不少不足之處，對以前所學過的知識理解得不夠深刻，掌握得不夠牢固，