1、.學號：成績：XX聯合大學電氣工程學院"綜合性課程設計報告交通燈控制器設計"專業：電子科學與技術班 級：_ 11電技班 _姓 名：_指導教師：_2021 年1月9日交通燈控制設計 X桂明摘要:本次課設是目的是通過Verilog_HDL語言對交通燈控制的設計,是同學們熟悉并掌握EDA技術、培養綜合應用數字電子技術、EDA設計工具、HDL語言等各領域知識的能力、提高設計能力和實際操作能力。本課題是利用Verilog_HDL語言自頂而下的設計方法設計交通的控制系統，并通過Quartus和ModelSim完成綜合、仿真，對FPGA芯片進展編譯下載。把程序下載到FPGA芯片后，由于生

2、成的是集成電路，所以故障率低、可靠性高、體積比擬小，可應用于實際的交通燈控制系統中，使其實現道路交通的快速正常運轉。隨著大規模集成電路的開展、EDA技術隨之出現，本課題說明了EDA技術在數字電路設計中的優越性。關鍵詞：Verilog_HDL FPGA 交通燈控制器 硬件描述語言1、簡介 1.1課程設計的目的和內容用Verilog HDL語言設計實現一個交通燈控制器電路：十字路口A方向和B方向各設紅、黃、綠和左拐四盞燈，兩個方向各種燈亮的時間能夠進展設置和修改，此外，假設A方向是主干路，車流量大，因此A方向通行的時間應比B方向長；四盞燈按合理的順序亮滅，并能將燈亮的時間以倒計時的形式顯示出來。每

3、個方向四種燈依次按如下順序點亮，并不斷循環：綠燈黃燈左拐燈黃燈紅燈，并且每個方向紅燈亮的時間應該與另一方向綠、黃、左拐、黃燈亮的時間相等。黃燈所起的作用是用來在綠燈和左拐燈后進展緩沖。在本課程設計中，著重培養學生的如下能力：熟悉EDA技術概況。培養綜合應用數字電子技術、EDA設計工具、HDL語言等各領域知識的能力。提高設計能力和實際操作能力，使學生能夠獨立完成具有一定難度的數字電子系統的設計，并鍛煉動手實踐能力。1.2Verilog語言簡介Verilog HDL是一種硬件描述語言HDL:Hardware Description Language，以文本形式來描述數字系統硬件的構造和行為的語言，

4、用它可以表示邏輯電路圖、邏輯表達式，還可以表示數字邏輯系統所完成的邏輯功能。 Verilog HDL和VHDL是世界上最流行的兩種硬件描述語言，都是在20世紀80年代中期開發出來的。前者由Gateway Design Automation公司該公司于1989年被Cadence公司收購開發。兩種HDL均為IEEE標準。1.3 Verilog HDL 的設計流程1文本編輯：用任何文本編輯器都可以進展，也可以用專用的 HDL 編輯環境。通常 Verilog HDL 文件保存為 .v 文件。 2功能仿真：將文件調入 HDL 仿真軟件進展功能仿真，檢查邏輯功能是否正確也叫前仿真，對簡單的設計可以跳過這一

5、步，只有在布線完成之后，才進展時序仿真 。 3邏輯綜合：將源文件調入邏輯綜合軟件進展綜合，即把語言綜合成最簡的布爾表達式。邏輯綜合軟件會生成 .edf EDIF 的 EDA 工業標準文件。 最好不用 MAX+PLUS II 進展綜合，因為只支持 VHDL/Verilog HDL 的子集 4布局布線：將 .edf 文件調入 PLD 廠家提供的軟件中進展布線，即把設計好的邏輯安放到 CPLD/FPGA 。 5時序仿真：需要利用在布局布線中獲得的準確參數，用仿真軟件驗證電路的時序也叫后仿真。2、總體設計每個方向四種燈依次按如下順序點亮，并不斷循環：綠燈黃燈左拐燈黃燈紅燈，并且每個方向紅燈亮的時間應該

6、與另一方向綠、黃、左拐、黃燈亮的時間相等。黃燈所起的作用是用來在綠燈和左拐燈后進展緩沖，以提醒行人及駕駛員該方向上要禁行了；信號燈變換次序為：A主干道 每次放行 40 秒，亮 5 秒黃燈讓行駛中的車輛有時間停到禁行線外，左拐放行 15 秒，亮 5 秒黃燈；支干道放行 30 秒，亮 5 秒黃燈，左拐放行 15 秒，亮 5 秒黃燈.，各計時電路位倒計時顯示。圖1 設計流程圖根據系統的功能要求， 可分為四個局部來實現， 分別是定時模塊， 主控電路， 譯碼驅動電路和掃描顯示幾局部。 分頻局部是把外部提供的 1Hz 進展分頻得到系 統工作需要的工作脈沖，顯示局部包括兩個內容，一個是主干道紅綠燈顯示，另

7、一個是支干道紅綠燈顯示。然后將紅綠燈顯示時間以 BCD 碼形式顯示出來，顯示 模塊將其譯碼輪流掃描顯示 4 具有四種信號燈的交通燈控制器設計如圖2交通信號燈控制器系統工作流程 1主干道放行亮綠燈 40 秒，支干道紅燈顯示 65 秒； (2)主干道綠燈轉黃燈 5 秒，支干道紅燈顯示 25 秒(3)主干道黃燈轉左拐 15 秒，支干道紅燈顯示 20 秒； (4)主干道左拐轉紅燈 55 秒，支干道綠燈顯示 30 秒； (5)主干道紅燈顯示 25 秒，支干道綠燈轉黃燈 5 秒； (6)主干道紅燈顯示 20 秒，支干道黃燈轉左拐 15 秒； (7)主干道亮紅燈 5 秒，支干道左拐轉黃燈 5 秒；(8)依次

8、循環跳到主干道，紅綠燈重新計時圖2 設計電路圖道紅綠燈顯示；輸出局部為七段譯碼顯示和位選碼 MS，數碼管顯示的是交 通信號燈轉換時間。3、實驗方法3.1仿真平臺簡介Mentor公司的ModelSim是業界最優秀的HDL語言仿真軟件，它能提供友好的仿真環境，是業界唯一的單內核支持VHDL和Verilog混合仿真的仿真器。它采用直接優化的編譯技術、Tcl/Tk技術、和單一內核仿真技術，編譯仿真速度快，編譯的代碼與平臺無關，便于保護IP核，個性化的圖形界面和用戶接口，為用戶加快調錯提供強有力的手段，是FPGA/ASIC設計的首選仿真軟件。主要特點:RTL和門級優化，本地編譯構造，編譯仿真速度快，跨平

9、臺跨版本仿真； 單內核VHDL和Verilog混合仿真； 源代碼模版和助手，工程管理； 集成了性能分析、波形比擬、代碼覆蓋、數據流ChaseX、Signal Spy、虛擬對象Virtual Object、Memory窗口、Assertion窗口、源碼窗口顯示信號值、信號條件斷點等眾多調試功能； C和Tcl/Tk接口，C調試；對SystemC的直接支持，和HDL任意混合； 支持SystemVerilog的設計功能；對系統級描述語言的最全面支持，SystemVerilog，SystemC，PSL； ASIC Sign off。可以單獨或同時進展行為behavioral、RTL級、和門級gate-l

10、evel的代碼。3.2仿真步驟1） 點開file，選擇new，點擊project，來創立一個新工程。2） 在彈出的對話框中輸入工程名和庫名稱，這里直接采用默認庫work，輸入的工程名為“testtraffic，輸入完畢后點擊ok完成。3） 在彈出的對話框中選中AddExistingFile按鈕，找到文件存儲的路徑“modelsim點擊ok。同時兩個程序文件處會有兩個問號。4右鍵點擊空白處，選擇其中的pile選項，會出現一系列的編譯方式。最常用的是前兩個，即編譯選中文件pile Selected。同時兩個程序文件處的問號變為對號。5） 選中Simulate，選擇第二個start Simulati

11、on。在彈出的對話框中選擇work里的testtraffic并且去掉左下角的對號，點擊ok。6） 右鍵點擊testtraffic模塊，選中Add，然后Add to Wave。這時會出現一個新窗口：wave-default。這里就是觀察信號變化的區域，在仿真沒有運行時，輸出的信號均為空，快捷鍵中有Run-All按鈕進展仿真。4、 仿真步驟圖3 仿真結果示意圖如圖3所示，我們看出看出主干道紅燈亮的時間等于支路綠燈，黃燈，左轉燈，黃燈亮的時間之和，同時支路紅燈亮的時間等于主干道綠燈，黃燈，左轉燈，黃燈亮的時間之和。本設計中設定A方向紅、綠、黃、左拐燈亮的時間分別為55秒、40秒、5秒和15秒，B方向

12、紅、綠、黃、左拐燈亮的時間分別為:65秒、30秒、5秒和15秒，該系統滿足我們的設計需求。5、 結論通過本次課設,是我從一個verilog HDL編程語言的菜鳥逐漸升級為一個感興趣的初學者.體驗到了細心對一個編程者的重要性， 和程序的規X性對于程序的重要性在verilog語言中，我們必須注意其與C語言的異同，比方格式和變量定義，還有模塊的調用，和時鐘信號的應用。還有，verilogHDL設計語言是一門很好的硬件描述語言， 可以直白的描述實際的電路， 實際的系統模型， 易懂而且易于實現，我覺得在以后多加練習，可以對以后的學習和工作帶來莫大的幫助。通過做熊教師的課程設計培養了學生綜合運用所學知識，

13、發現，提出，分析和解決實際問題，鍛煉實踐能力的重要環節，是對學生實際工作能力的具體訓練和考察過程。通過這次課程設計使我懂得了理論與實際相結合是很重要的， 只有理論知識是遠遠不夠的，只有把所學的理論知識與實踐相結合起來， 從理論中得出結論，從而提高自己的實際動手能力和獨立思考的能力。如果說大學的學習就像是在充實自己,那么課設的意義就是讓所學的東西充分的發揮出來,我希望大學的制度也可以從大一就開場抓起,這才是對我們學生的一次提升。在實戰中自由發揮,只有困難才能讓我們更加強大。參考文獻1、"CPLD/FPGA 應用系統設計與(根底篇)" 億特科技 人民郵電 出版日期：2005年7

14、月 書號：ISBN 7-115-13200-3/TP.45032、林明權.VHDL 數字控制系統設計X例(第一版)M：電子工業；3、楊曉慧.電子技術 EDA 實踐教程第一版M，：國防工業；附錄module aa(clk,rst,LAMPA,led,data_out);output7:0 LAMPA ,led,data_out;input clk,rst;reg7:0numa,led;reg tempa ,i;reg3:0 data_in;reg3:0counta;reg7:0ared,ayellow,agreen;reg7:0LAMPA,data_out;reg 24:0 c, k,c1;re

15、g clk1s;reg clk_100;reg19:0t2;always (posedge clk )beginif(c=12500000)beginc<=0;clk1s=clk1s;endelsec<=c+1;endalways (posedge clk )begint2<=t2+1;if(t2=100000)beginclk_100=clk_100;t2<=0;endendalways(posedge clk1s or negedge rst )/該模塊控制東西方向的三種燈if(!rst)LAMPA<=8'b00001001;elsebeginayel

16、low<=8'b00000110;agreen<=8'b00000111;if(!tempa)begintempa<=1;if(counta = 0)beginnuma<=agreen;LAMPA<=8'b00100001;/南北方向通綠燈亮東西方向紅燈亮counta<=counta+1;endif(counta = 1)beginnuma<=ayellow;LAMPA<=8'b00010001;/南北方向黃燈亮東西方向紅燈亮counta<=counta+1;endif(counta = 2)beginnum

17、a<=ayellow；LAMPA<=8'b00000001;/南北方向黃燈滅東西方向紅燈亮counta<=counta+1;endif(counta = 3)beginnuma<=ayellow;LAMPA<=8'b00010001;/南北方向黃燈亮東西方向紅燈亮counta<=counta+1;endif(counta = 4)beginnuma<=agreen;LAMPA<=8'b00001100;/南北方向紅燈亮東西方向綠燈亮counta<=counta+1;endif(counta = 5)beginnuma

18、<=ayellow;LAMPA<=8'b00001010;/南北方向紅燈亮東西方向黃燈亮counta<=counta+1;endif(counta = 6)beginnuma<=ayellow;LAMPA<=8'b00001000;/南北方向紅燈亮東西方向黃燈滅counta<=counta+1;endif(counta = 7)beginnuma<=ayellow;LAMPA<=8'b00001010;/南北方向紅燈亮東西方向黃燈亮counta<=0;endendelsebegin/倒計時模塊if(numa)begi

19、nif(numa=0)begintempa<=0;endelsebeginif(numa7:4=4'b0000)beginnuma3:0<=4'b1111;numa7:4<= numa7:4-4'b0001;endelsenuma3:0<=numa3:0-4'b0001;endendendend/always (posedge clk_100 or negedge rst)if(!rst)begini<=0;led<=8'b11111100;data_out<=8'b11000000;endelsebeginled<=(1<<i);if(i=0)begindata_in<=numa7:4;i<=i+1'b1;endelse