1、第第1010章章 可編程邏輯器件可編程邏輯器件 本章的重點：本章的重點： 1.PLD1.PLD的基本特征，分類以及每種類型的特點；的基本特征，分類以及每種類型的特點； 2.2.用用PLDPLD設計邏輯電路的過程和需要用的開發工具。設計邏輯電路的過程和需要用的開發工具。 本章的重點在于介紹本章的重點在于介紹PLDPLD的特點和應用，的特點和應用，PLDPLD內部的詳細結構和內部的詳細結構和工作過程不是教學重點。工作過程不是教學重點。本章的難點：本章的難點： 在在本章的重點內容中基本沒有難點。但在講授本章的重點內容中基本沒有難點。但在講授PLDPLD開發工具時，開發工具時，如能與實驗課配合，結合本

2、校實驗室配備的開發工具講解更好。如能與實驗課配合，結合本校實驗室配備的開發工具講解更好。v學習完本章后，應該能做到：學習完本章后，應該能做到：闡明可編程邏輯器件闡明可編程邏輯器件PLDPLD的有關概念。的有關概念。簡述簡述PALPAL和和GALGAL器件的結構組成、應用特點及其器件的結構組成、應用特點及其編程方法。編程方法。簡述簡述EPLDEPLD和和CPLDCPLD器件的結構組成、應用特點及器件的結構組成、應用特點及其編程方法。其編程方法。說明說明ISPISPPLDPLD器件的結構組成及應用特點。器件的結構組成及應用特點。說明說明FPGAFPGA器件的結構組成及應用特點。器件的結構組成及應用

3、特點。 可編程邏輯器件誕生于可編程邏輯器件誕生于7070年代。自問世以來，年代。自問世以來，PLDPLD經歷了從經歷了從PROMPROM、PLAPLA、PALPAL、GALGAL到到FPGAFPGA，ispLSIispLSI等高密度等高密度PLDPLD的發展過程。的發展過程。在此期間，在此期間，PLDPLD的集成度和工作速度不斷提高，功能不斷增強，的集成度和工作速度不斷提高，功能不斷增強，結構更趨合理，使用變得更靈活方便。結構更趨合理，使用變得更靈活方便。與小規模通用型集成電路相比，用與小規模通用型集成電路相比，用PLDPLD實現數字系統，有集成度實現數字系統，有集成度高、速度快、功耗小、可靠

4、性高等優點。高、速度快、功耗小、可靠性高等優點。與大規模專用集成電路相比，用與大規模專用集成電路相比，用PLDPLD實現數字系統，有研制周期實現數字系統，有研制周期短、先期投資少、無風險、修改邏輯設計方便、小批量生產成短、先期投資少、無風險、修改邏輯設計方便、小批量生產成本低等優勢。本低等優勢。可以預見，在不久的將來，可以預見，在不久的將來，PLDPLD將在集成電路市場占統治地位。將在集成電路市場占統治地位。第一節第一節 概述概述 一、一、PLD的基本結構的基本結構 由與門構成的與陣列用來產生乘積項。由與門構成的與陣列用來產生乘積項。 由或門構成的或陣列用來產生乘積項之和的邏輯函數。由或門構成

5、的或陣列用來產生乘積項之和的邏輯函數。 輸入緩沖電路可以產生輸入變量的原變量和反變量。輸入緩沖電路可以產生輸入變量的原變量和反變量。 輸出結構相對于不同的輸出結構相對于不同的PLD差異很大，有些是組合邏差異很大，有些是組合邏輯輸出結構，有些則是時序邏輯輸出結構。輯輸出結構，有些則是時序邏輯輸出結構。二、二、PLD電路表示法電路表示法A B C DF2F2=B+C+DA B C DF11. 輸入緩沖器表示方法輸入緩沖器表示方法AAA2. 與門和或門的表示方法與門和或門的表示方法固定連接固定連接編程連接編程連接F1=ABC PLD具有較大的與或陣列，邏輯圖具有較大的與或陣列，邏輯圖的畫法與傳統的畫

6、法有所不同。的畫法與傳統的畫法有所不同。下圖列出了連接的三種特殊情況下圖列出了連接的三種特殊情況:1.輸入全編程，輸出為輸入全編程，輸出為0。2.也可簡單地在對應的與門中畫叉，因此也可簡單地在對應的與門中畫叉，因此E=D=0。3.乘積項與任何輸入信號都沒有接通，相當與門乘積項與任何輸入信號都沒有接通，相當與門輸出輸出為為1。 下圖給出最簡單的下圖給出最簡單的PROM電路圖，右圖是左圖的簡化形式。電路圖，右圖是左圖的簡化形式。實現的函數為：實現的函數為：BABAF1BABAF2BAF3固定連接點固定連接點（與）（與）編程連接點編程連接點（或）（或）三、三、PLD的分類的分類一般說來，一般說來，P

7、LDPLD器件可以分為以下幾類：器件可以分為以下幾類：可編程只讀存儲器（可編程只讀存儲器（PROMPROM）可編程邏輯陣列（可編程邏輯陣列（PLAPLA）可編程陣列邏輯（可編程陣列邏輯（PALPAL）通用陣列邏輯（通用陣列邏輯（GALGAL）高密度可編程邏輯器件（高密度可編程邏輯器件（CPLDCPLD、FPGAFPGA）在系統可編程邏輯器件（在系統可編程邏輯器件（ISPPLDISPPLD）PLDPLD的分類（按集成度分類）的分類（按集成度分類）可編程邏輯器件可編程邏輯器件PLD LDPLD （低密度（低密度 PLD）HDPLD （高密度（高密度PLD）EPLDFPGAiSPPROMFPLAPA

8、LGAL1、按與或陣列可編程性分類、按與或陣列可編程性分類A 與陣列固定、或陣列可編程與陣列固定、或陣列可編程A 與陣列和或陣列均可編程與陣列和或陣列均可編程A 與陣列可編程、或陣列固定與陣列可編程、或陣列固定2、按集成度分類、按集成度分類A 低密度可編程邏輯器件（低密度可編程邏輯器件（LDPLD），如），如PROM、PLA、PAL、GAL等均屬等均屬LDPLD。A 高密度可編程邏輯器件（高密度可編程邏輯器件（HDPLD），如），如CPLD、EPLD、FPGA等均屬等均屬HDPLD。3、按編程工藝分類、按編程工藝分類A 低熔絲和反熔絲編程器件低熔絲和反熔絲編程器件A 浮柵編程器件浮柵編程器件A

9、SRAM編程器件編程器件A在系統可編程器件在系統可編程器件 陣 列 PLD 與 或 輸 出 PROM 固 定可編程TS，OC PLA可編程可編程TS，OC，H，L PAL可編程 固 定TS，I/O，寄存器，互補 GAL可編程 固 定輸出邏輯宏單元有五種組態第二節第二節 可編程陣列邏輯器件（可編程陣列邏輯器件（PALPAL） PAL采用雙極型熔絲工藝，工作速度較高（采用雙極型熔絲工藝，工作速度較高（10-35ns)。PAL的基本結構的基本結構 PAL器件的型號很多，它的典型輸出結構通常有器件的型號很多，它的典型輸出結構通常有五五種，其種，其余的結構是在這五種結構基礎上變形而來。余的結構是在這五種

10、結構基礎上變形而來。 PAL是由可編程的與陣列、固定的或陣列和輸出電路三部是由可編程的與陣列、固定的或陣列和輸出電路三部分組成。有些分組成。有些PAL器件中，輸出電路包含觸發器和從器件中，輸出電路包含觸發器和從 觸發器觸發器輸出端到與陣列的反饋線，便于實現時序邏輯電路。同一型號輸出端到與陣列的反饋線，便于實現時序邏輯電路。同一型號的的PAL器件的輸入、輸出端個數固定。本節介紹器件的輸入、輸出端個數固定。本節介紹PAL的五種基的五種基本結構。本結構。1. 專用輸出結構專用輸出結構一個輸入一個輸入 四個乘積項通過四個乘積項通過或非門低電平輸出。或非門低電平輸出。 如輸出采用或門，為高電平有效如輸出

11、采用或門，為高電平有效PAL器件。器件。若采用互補輸出的或門，為互補輸出器件。若采用互補輸出的或門，為互補輸出器件。輸入信號輸入信號四個乘積項四個乘積項II2. 可編程可編程I/O輸出結構輸出結構可編程可編程I/O結構如下圖所示。結構如下圖所示。兩個輸入，一個來自外部兩個輸入，一個來自外部I，另一來自反饋，另一來自反饋I/O。8個乘積項個乘積項 當最上面的乘積項為高電平時，三當最上面的乘積項為高電平時，三態門開通，態門開通，I/O可作為輸出或反饋；乘積可作為輸出或反饋；乘積項為低電平時，三態門關斷，作為輸入。項為低電平時，三態門關斷，作為輸入。輸出使能輸出使能OE3. 寄存器型輸出結構：寄存器

12、型輸出結構：也稱作時序結構，如下圖所示。也稱作時序結構，如下圖所示。8個乘積項個乘積項或門的輸出通過或門的輸出通過D觸發器，觸發器，在在CP的上升沿時到達輸出。的上升沿時到達輸出。觸發器的觸發器的Q端可以端可以通過三態緩沖器通過三態緩沖器送到輸出引腳送到輸出引腳觸發器的反相端反饋回與觸發器的反相端反饋回與陣列，可構成時序邏輯電路陣列，可構成時序邏輯電路CP和和輸出使能輸出使能OE是是PAL的公共端的公共端4. 帶異或門的寄存器型輸出結構：帶異或門的寄存器型輸出結構：增加了一增加了一個異或門個異或門把與項分割把與項分割成兩個或項成兩個或項兩個或項在觸發器的輸入兩個或項在觸發器的輸入端異或之后，在

13、時鐘上升端異或之后，在時鐘上升沿到來時存入觸發器內沿到來時存入觸發器內 有些有些PAL器件是由數個同一結構類型組成，有的則是由不同器件是由數個同一結構類型組成，有的則是由不同類型結構混合組成。類型結構混合組成。 如由如由8個寄存器型輸出結構組成的個寄存器型輸出結構組成的PAL器件命名為器件命名為PAL16R8，由，由8個可編程個可編程I/O結構組成的結構組成的PAL器件則命名為器件則命名為PAL16L8。5. 運算選通反饋輸出結構：運算選通反饋輸出結構：運算選通反饋結構運算選通反饋結構反饋選通電路反饋選通電路的輸入變量的輸入變量BA+BA+BA+BA+B反饋選通電路反饋選通電路的反饋變量的反饋

14、變量A反饋選通結構的反饋量再接反饋選通結構的反饋量再接至與邏輯陣列作為輸入變量至與邏輯陣列作為輸入變量PAL器件的應用器件的應用v例例1：用：用PAL器件設計一個數值判別電路。要求判器件設計一個數值判別電路。要求判斷斷4位二進制數位二進制數DCBA的大小屬于的大小屬于05、6 10、11 15三個區間的哪一個之內。三個區間的哪一個之內。DBADCYACDBCDCBDYBDCDY210v例例1：用：用PAL器件設計一個數值判別電路。要求判斷器件設計一個數值判別電路。要求判斷4位二進制數位二進制數DCBA的大小屬于的大小屬于05、6 10、11 15三個區間的哪一個之內。三個區間的哪一個之內。10

15、011111510001111410010111310000111210011011101001011001010019010000180101110701001106001101050010010400111003001010020011000100100000ABCDY2Y1Y0二進制數十進制數v例例2 用用PAL設計一個設計一個4位循環碼計數器，并要求所設計的計數器具有位循環碼計數器，并要求所設計的計數器具有置零和對輸出進行三態控制的功能。置零和對輸出進行三態控制的功能。0111010001151001100110011001Q011110000016111001001141010011

16、01131010001011210000011111100001111101100010119110000011811010001071101010106100101110510010011041011001003101101100211110100011111000000CQ1Q2Q3CY0Y1Y2Y3CPv根據上表畫出根據上表畫出4個觸發器次態的卡諾圖，化簡后個觸發器次態的卡諾圖，化簡后PAL和觸發器可構成時序電路和觸發器可構成時序電路PAL ， PLA和和ROM的比較的比較與陣與陣或陣或陣PAL可編可編不可編不可編PLA可編可編可編可編ROM不可編不可編可編可編 采用采用E2CMOS工藝

17、和靈活的輸出結構，有電擦除、工藝和靈活的輸出結構，有電擦除、可反復編程的特性。可反復編程的特性。 與與PAL相比，相比，GAL的輸出結構配置了可以任意組態的輸出結構配置了可以任意組態的輸出邏輯的輸出邏輯宏單元宏單元OLMC（Output Logic Macro Cell）。因此，同一型號的）。因此，同一型號的GAL器件可滿足多種不同器件可滿足多種不同的需要。的需要。第三節第三節 通用陣列邏輯通用陣列邏輯GALGAL器件器件GAL和和PAL在結構上的區別見下圖：在結構上的區別見下圖：PAL結構結構GAL結構結構 適當地為適當地為OLMC進行進行編程，編程，GAL就可以在功就可以在功能上代替前能上

18、代替前面討論過的面討論過的PAL各種輸各種輸出類型以及出類型以及其派生類型其派生類型一一.GAL器件的結構器件的結構 GAL器件型號定義和器件型號定義和PAL一樣根據輸入輸出的數量來確定，一樣根據輸入輸出的數量來確定，GAL16V8中的中的16表示器件的輸入端數量，表示器件的輸入端數量，8表示輸出端數量，表示輸出端數量，V則表示輸出形式可以改則表示輸出形式可以改變的普通型變的普通型 GAL16V8的基本結構（下圖）的基本結構（下圖）8個輸入緩沖器8個輸出反饋緩沖器一個共用時鐘CLK8個輸出緩沖器8個OLMC二二 GAL輸出邏輯宏單元輸出邏輯宏單元OLMC的組成的組成 輸出邏輯宏單元輸出邏輯宏單

19、元OLMC 由或門、異或門、由或門、異或門、D觸發器、多路選擇器觸發器、多路選擇器MUX、時鐘控制、使能控制和編程元件等組成，如下圖：時鐘控制、使能控制和編程元件等組成，如下圖：組合輸出時序輸出三三 . 輸出邏輯宏單元輸出邏輯宏單元OLMC組態組態 輸出邏輯宏單元由對輸出邏輯宏單元由對AC1(n) 和和AC0進行編程決定進行編程決定PTMUX、TSMUX、OMUX和和FMUX的輸出，共有的輸出，共有5種基本組態：種基本組態： 專用輸入組態、專用輸出組態、復合輸入專用輸入組態、專用輸出組態、復合輸入/輸出組態、寄存器組態和輸出組態、寄存器組態和寄存器組合寄存器組合I/O組態。組態。8個宏單元可以

20、處于相同的組態，或者有選擇地處于個宏單元可以處于相同的組態，或者有選擇地處于不同組態。不同組態。(1) 專用輸入組態專用輸入組態 ：如下圖所示：如下圖所示：此時此時AC1(n)1，AC00，使使TSMUX輸出為輸出為0，三態，三態輸出緩沖器的輸出呈現高輸出緩沖器的輸出呈現高電阻，本單元輸出功能被電阻，本單元輸出功能被禁止，禁止，I/O可以作為輸入端，提供可以作為輸入端，提供給相鄰的邏輯宏單元。給相鄰的邏輯宏單元。本級輸入信號卻來自另一本級輸入信號卻來自另一相鄰宏單元。相鄰宏單元。(2) 專用組合輸出組態【專用組合輸出組態【AC0=0，AC1(n)0】：如下圖所示：】：如下圖所示：FMUX選擇接

21、地選擇接地,本單元和相本單元和相鄰單元的反饋信號均被阻斷鄰單元的反饋信號均被阻斷PTMUX選擇選擇1，第一，第一與項送入或門與項送入或門OMUX選選擇擇0，跨過，跨過DFFTSMUX選擇選擇VCC(3) 寄存器組態：當寄存器組態：當AC1(n)0，AC01時，如下圖所示。時，如下圖所示。CLK、OE作為時作為時鐘和輸出緩沖器鐘和輸出緩沖器的使能信號，是的使能信號，是器件的公共端器件的公共端（TSMUX選中選中OE端）端）FMUX選中選中DFF的的Q端端OMUX選中選中1端，端，DFF的的Q端輸出端輸出（4）反饋組合輸出組態：）反饋組合輸出組態：AC0=AC1(n)=1,且且SYN=12.輸出信

22、號反輸出信號反饋到與陣列。饋到與陣列。（5）時序電路中的組合輸出）時序電路中的組合輸出AC0=AC1(n)，且，且SYN=0 這時其他這時其他OLMC中至少有一個工作在寄存器組態，而該中至少有一個工作在寄存器組態，而該OLMC作為組合電路使用。作為組合電路使用。與（與（4）不同在于）不同在于CLK和和OE端作為公共信號使用。端作為公共信號使用。和專用輸出和專用輸出組態比，有組態比，有兩點不同：兩點不同：1.三態門使能端三態門使能端接第一與項；接第一與項；GAL的輸入，輸出電路和特性留給同學自學。的輸入，輸出電路和特性留給同學自學。（一）優點：（一）優點： GAL是繼是繼PAL之后具有較高性能的

23、之后具有較高性能的PLD，和，和PAL相相比，具有以下優點：比，具有以下優點：(1) 有較高的通用性和靈活性有較高的通用性和靈活性：它的每個邏輯宏單元可以根據它的每個邏輯宏單元可以根據需要任意組態，既可實現組合電路，又可實現時序電路。需要任意組態，既可實現組合電路，又可實現時序電路。(2) 利用率高：利用率高：GAL采用電可擦除采用電可擦除CMOS技術，可以用電壓技術，可以用電壓信號擦除并可重新編程。因此，可反復使用。信號擦除并可重新編程。因此，可反復使用。(3) 高性能的高性能的E E2 2COMSCOMS工藝：工藝：使使GAL的高速度、低功耗，編程的高速度、低功耗，編程數據可保存數據可保存

24、20年以上。年以上。四、四、GAL的特點的特點二、二、GAL器件的缺點器件的缺點(1)時鐘必須共用；時鐘必須共用；(2)或的乘積項最多只有或的乘積項最多只有8個；個；(3)GAL器件的規模小器件的規模小,達不到在單片內集成一個數字系統的達不到在單片內集成一個數字系統的要求；要求；(4)盡管盡管GAL器件有加密的功能，但隨著解密技術的發展，對器件有加密的功能，但隨著解密技術的發展，對于這種陣列規模小的可編程邏輯器件解密已不是難題。于這種陣列規模小的可編程邏輯器件解密已不是難題。 EPLD、FPGA等高密度可編程邏輯器件出現后，上述缺等高密度可編程邏輯器件出現后，上述缺點都得到克服。點都得到克服。

25、 前面討論的可編程邏輯器件基本組成部分是與陣列、或前面討論的可編程邏輯器件基本組成部分是與陣列、或陣列和輸出電路。再加上觸發器則可實現時序電路。陣列和輸出電路。再加上觸發器則可實現時序電路。 本節介紹的本節介紹的FPGA（Field Programmable Gate Array）不像不像PLD那樣受結構的限制，它可以靠門與門的連接來實那樣受結構的限制，它可以靠門與門的連接來實現任何復雜的邏輯電路，更適合實現多級邏輯功能。現任何復雜的邏輯電路，更適合實現多級邏輯功能。 陸續推出了新型的現場可編程門陣列陸續推出了新型的現場可編程門陣列FPGA。功能更。功能更加豐富，具有基本邏輯門電路、傳輸外部信

26、號的輸入加豐富，具有基本邏輯門電路、傳輸外部信號的輸入/輸輸出電路和可編程內連資源之外，還具有很高的密度等等。出電路和可編程內連資源之外，還具有很高的密度等等。第四節第四節 現場可編程門陣列現場可編程門陣列FPGA一、現場可編程門陣列一、現場可編程門陣列FPGAFPGA結構結構 FPGA的編程單元是基于靜態存儲器（的編程單元是基于靜態存儲器（SRAM）結構，從理論上講，具）結構，從理論上講，具有無限次重復編程的能力有無限次重復編程的能力 下面介紹下面介紹XILINX公司的公司的XC4000E系列芯片，了解系列芯片，了解FPGA內部各個模塊內部各個模塊的功能，見下圖：的功能，見下圖：可配置邏輯模

27、可配置邏輯模塊塊CLB輸入輸入/輸出輸出模塊模塊I/OB可編程連可編程連線線PI編程開關編程開關矩陣矩陣PSMI.在系統編程芯片在系統編程芯片EPM7128S的引腳圖的引腳圖它有4個直接輸入（INPUT）TMS、TDI、TDO和和TCK是在系統編是在系統編程引腳程引腳64個個I/O既可以作為輸入端也可為輸出端既可以作為輸入端也可為輸出端二、在系統編程芯片二、在系統編程芯片(isp)(isp)EPM7128SEPM7128S的基本結構的基本結構是Altera公司生產的高密度、高性能CMOS可編程邏輯器件之一，PLCC封裝84端子II、EPM7128S器件結構圖器件結構圖8個相似的邏輯陣列塊個相似

28、的邏輯陣列塊LAB（Logic Array Block）每個每個LAB中有中有16個宏單元個宏單元此芯片有此芯片有128個宏單元個宏單元可編程的可編程的I/O控制塊可控制每個控制塊可控制每個I/O引腳單獨為三種工作方式：引腳單獨為三種工作方式：輸入、輸出和雙向輸入、輸出和雙向芯片內部的芯片內部的所有單元都所有單元都是通過內連是通過內連矩陣矩陣PIA連連接起來接起來EPM7128S組成：組成：LAB邏輯陣列塊邏輯陣列塊PIA可編程內聯可編程內聯 矩陣矩陣I/O控制塊控制塊GlobalClockGlobalClear36 個可編程互連信號16個擴展乘積項去 I/O控制塊7000 有兩個全局時鐘乘積

29、項選擇矩陣VCCDENAPRnCLRnQ清零信號Clock使能控制端可旁路寄存器共享邏輯的擴展來自其他邏輯單元的并行擴展去 PIA可編程寄存器（一）宏單元（MacroCell）宏單元模塊組成宏單元模塊組成:與邏輯陣列與邏輯陣列乘積項選擇矩陣乘積項選擇矩陣可編程寄存器可編程寄存器“與邏輯陣列”實現組合邏輯函數中的乘積項。每個宏單元提供5個乘積項。它與GAL的宏單元相比，信號中增加了16根擴展乘積項，大大增強了實現組合函數的能力。“乘積項選擇矩陣乘積項選擇矩陣”用于分配乘積項：用于分配乘積項：1.到或門和異或門實現組合函數到或門和異或門實現組合函數2.到宏單元觸發器的輔助輸入端：到宏單元觸發器的輔

30、助輸入端： 清除端（清除端（Clear） 置位端（置位端（Preset） 時鐘端（時鐘端（Clock）“可編程寄存器”使EPLD宏單元中的觸發器比GAL的功能更強、更靈活：1.可編程實現D、T、JK或RS觸發器2.可編程時鐘控制方式3.可編程異步、同步時序電路（二）擴展乘積項 EPM7128S結構中提供的擴展乘積項有兩種：共享擴展乘積項并聯擴展乘積項1.共享擴展乘積項：共享擴展乘積項：功能：大多數邏輯函數由5個乘積項之和就可以實現。這樣用一個宏單元即可。對于復雜的邏輯函數，需要附加乘積項能實現。共享擴展乘積項是由每個宏單元提供一個未投入使用的乘積項。每個LAB有16個宏單元，因此有16個共享擴展乘積項。共享擴展項為同一LAB內的任意或全部宏單元共享。2.并聯擴展乘積項：并聯擴展乘積項：并聯擴展乘積項是一些宏單元沒有使用的乘積項可以分配到鄰近單元使用。并聯擴展乘積項是一些宏單