1、下列是自己整理的各個公司電子硬件工程師筆試的題目與答案：漢王筆試1.什么是建立時間和保持時間？建立時間(Setup Time)和保持時間（Hold time）。建立時間是指在觸發器時鐘沿到來前，數據信號保持不變的時間。保持時間是指在觸發器時鐘沿到來以后，數據信號保持不變的時間。如果不滿足建立和保持時間的話，那么DFF將不能正確地采樣到數據，將會出現metastability的情況。如果數據信號在時鐘沿觸發前后持續的時間均超過建立和保持時間，那么超過量就分別被稱為建立時間裕量和保持時間裕量。2.什么是競爭與冒險現象？怎樣判斷？如何消除？ 在組合邏輯中，由于門的輸入信號通路中經過了不同的延時，導致

2、到達該門的時間不一致叫競爭。產生毛刺叫冒險。如果布爾式中有相反的信號則可能產生競爭和冒險現象。解決方法：一是接入濾波電容，二是引入選通脈沖，三是增加冗余項（只能消除邏輯冒險而不能消除功能冒險）。3.請畫出用D觸發器實現2倍分頻的邏輯電路？什么是狀態圖？ 答D觸發器的輸出端加非門接到D端，實現二分頻。狀態圖是以圖形方式表示輸出狀態轉換的條件和規律。用圓圈表示各狀態，圈內注明狀態名和取值。用表示狀態間轉移。條件可以多個Verilog語言： module divide2( clk , clk_o, reset);   input     clk ,

3、reset;   output   clk_o;wire in;reg out ;always ( posedge clk or posedge reset)     if ( reset) out <= 0;         else           out <= in;       assign in = out;      &

4、#160;assign clk_o = out;     endmodule4. 什么是"線與"邏輯，要實現它，在硬件特性上有什么具體要求？ 線與邏輯是兩個輸出信號相連可以實現與的功能。在硬件上，要用OC/OD門來實現，由于不用OC門可能使灌電流過大，而燒壞邏輯門。同時在輸出端口應加一個上拉電阻。5.什么是同步邏輯和異步邏輯？ 同步邏輯是時鐘之間有固定的因果關系。異步邏輯是各時鐘之間沒有固定的因果關系。電路設計可分類為同步電路和異步電路設計。同步電路利用時鐘脈沖使其子系統同步運作，而異步電路不使用時鐘脈沖做同步。異步電路主要是組合邏輯電路，用于

5、產生地址譯碼器、FIFO或RAM的讀寫控制信號脈沖，其邏輯輸出與任何時鐘信號都沒有關系，譯碼輸出產生的毛刺通常是可以監控的。同步電路是由時序電路(寄存器和各種觸發器)和組合邏輯電路構成的電路，其所有操作都是在嚴格的時鐘控制下完成的。這些時序電路共享同一個時鐘CLK，而所有的狀態變化都是在時鐘的上升沿(或下降沿)完成的。6.Latch與Register的區別,為什么現在多用register.行為級描述中latch如何產生的。Latch是電平觸發，Register是邊沿觸發，register在同一時鐘邊沿觸發下動作，符合同步電路的設計思想，而latch則屬于異步電路設計，往往會導致時序分析困難，不

6、適當的應用latch則會大量浪費芯片資源。7.什么是鎖相環（PLL）？鎖相環的工作原理是什么？鎖相環是一種反饋電路，其作用是使得電路上的時鐘和某一外部時鐘的相位同步。PLL通過比較外部信號的相位和由壓控晶振（VCXO）的相位來實現同步的，在比較的過程中，鎖相環電路會不斷根據外部信號的相位來調整本地晶振的時鐘相位，直到兩個信號的相位同步。在數據采集系統中，鎖相環是一種非常有用的同步技術，因為通過鎖相環，可以使得不同的數據采集板卡共享同一個采樣時鐘。因此，所有板卡上各自的本地80MHz和20MHz時基的相位都是同步的，從而采樣時鐘也是同步的。因為每塊板卡的采樣時鐘都是同步的，所以都能嚴格地在同一時

7、刻進行數據采集。8.你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？ 邏輯電平參見硬件研發一文檔。TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。9.可編程邏輯器件在現代電子設計中越來越重要，請問： a) 你所知道的可編程邏輯器件有哪些？（簡單）PROM，PAL，GAL，PLA，（復雜）CPLD，FPGAFPGA: Field Programmable Gate ArrayCPLD:Complex Programmable

8、Logic Deviceb) 試用VHDL或VERILOG、ABLE描述8位D觸發器邏輯。 module dff8(clk , reset, d, q); input        clk; input        reset; input  7:0 d; output 7:0 q; reg   7:0 q;always (posedge clk or posedge reset)   if(reset) 

9、60;  q <= 0;   else     q <= d;endmodule10.設想你將設計完成一個電子電路方案。請簡述用EDA軟件（如PROTEL）進行設計（包括原理圖和PCB圖）到調試出樣機的整個過程。在各環節應注意哪些問題？11.用邏輯門和cmos電路實現ab+cd12.用一個二選一mux和一個inv實現異或?13.給了reg的setup,hold時間，求中間組合邏輯的delay范圍。Delay < period - setup - hold14.如何解決亞穩態亞穩態是指觸發器無法在某個規定時間段內達到一

10、個可確認的狀態。當一個觸發器進入亞穩態時，既無法預測該單元的輸出電平，也無法預測何時輸出才能穩定在某個正確的電平上。在這個穩定期間，觸發器輸出一些中間級電平，或者可能處于振蕩狀態，并且這種無用的輸出電平可以沿信號通道上的各個觸發器級聯式傳播下去。 15.用verilog/vhdl寫一個fifo控制器16.用verilog/vddl檢測stream中的特定字符串分狀態用狀態機寫17.用mos管搭出一個二輸入與非門？Mos反向器 二輸入與非門 二輸入或非門三輸入與非門 18.集成電路前段設計流程，寫出相關的工具。1. 設計輸入 0 k' P8 q; h2 1) 設計的行為或結構描述。 2

11、g) i4 f/ Z( j3 p: T/ y$ i8 s, N2) 典型文本輸入工具有UltraEdit-32和Editplus.exe.。 ' M$ |" i#   _0 H3) 典型圖形化輸入工具-Mentor的Renoir。 8 x4 5 o0 n% I0 - G$ e _1 ?4) 我認為UltraEdit-32最佳。 8 S$ _) P$ V- c3 I2. 代碼調試 * 7 |2 5 C' ; " H' - g1) 對設計輸入的文件做代碼調試，語法檢查。 ( V+ B+ w+ b+ F, ( n/ , Z/ M2) 典

12、型工具為Debussy。 1 t% G1 |4 _+ p9 h6 1 Y6 3. 前仿真 ; l. w6 I: d, M4 y1) 功能仿真) y2) 驗證邏輯模型(沒有使用時間延遲)。' P3 ?& w2 4 # C. G. l' F. b3) 典型工具有Mentor公司的ModelSim、Synopsys公司的VCS和VSS、Aldec公司的Active、Cadense公司的NC。4) 我認為做功能仿真Synopsys公司的VCS和VSS速度最快，并且調試器最好用，Mentor公司的ModelSim對于讀寫文件速度最快，波形窗口比較好用。4. 綜合 2 z9 z6

13、H/ J) r0 f3 6 e5 s( V1) 把設計翻譯成原始的目標工藝2) 最優化3) 合適的面積要求和性能要求4 k# R: ?. p; u3 U# T4) 典型工具有Mentor公司的LeonardoSpectrum、Synopsys公司的DC、Synplicity公司的Synplify。! c+ F3 6 f* Y  6 + B0 A5) 推薦初學者使用Mentor公司的LeonardoSpectrum，由于它在只作簡單約束綜合后的速度和面積最優，如果你對綜合工具比較了解，可以使用Synplicity公司的Synplify。 8 y*   e6

14、 ?0 i8 O! j6 d  s% 5. 布局和布線 % R+ J8 3 l- j7 D) c' e% z R& f- J1) 映射設計到目標工藝里指定位置7 4 _) v' F  + O _2) 指定的布線資源應被使用8 j9 L# W. K. t# S+ ?4 _$ z2 V3) 由于PLD市場目前只剩下Altera，Xilinx，Lattice，Actel，QuickLogic，Atmel六家公司，其中前5家為專業PLD公司，并且前3家幾乎占有了90的市場份額，而我們一般使用Altera，Xilinx公司的PLD居多，所以

15、典型布局和布線的工具為Altera公司的Quartus II和Maxplus II、Xilinx公司的ISE和Foudation。E4) Maxplus II和Foudation分別為Altera公司和Xilinx公司的第一代產品，所以布局布線一般使用Quartus II和ISE。 1 L) y7 L) V( Z2 P' o5 ?6. 后仿真 3 d, c$ : J( Z) 1) 時序仿真2) 驗證設計一旦編程或配置將能在目標工藝里工作（使用時間延遲）。3) 所用工具同前仿真所用軟件。 ; e0 C Y1 _+ m+ B) q7. 時序分析 . B. K$ w- q8 E) f

16、0; l. Q6 R一般借助布局布線工具自帶的時序分析工具，也可以使用Synopsys公司的 PrimeTime軟件和Mentor Graphics公司的Tau timing analysis軟件。8. 驗證合乎性能規范1) 驗證合乎性能規范，如果不滿足，回到第一步。 , y, % |: j, e V5 A8 L( r8 F3 q9. 版圖設計 , g' M% y. K1 p) W1) 驗證版版圖設計。2) 在板編程和測試器件。19.名詞IRQ,BIOS,USB,VHDL,SDRIRQ:   Interrupt ReQuestBIOS:  Basic In

17、put Output SystemUSB:  Universal Serial BusVHDL: VHIC Hardware Description LanguageSDR:  Single Data Rate20.unix 命令cp -r, rm,uname21.用波形表示D觸發器的功能22.寫異步D觸發器的verilog modulemodule dff8(clk , reset, d, q); input        clk; input        reset;&

18、#160;input   d; output  q; reg q;always (posedge clk or posedge reset)   if(reset)     q <= 0;   else     q <= d;endmodule23.What is PC Chipset?芯片組（Chipset）是主板的核心組成部分，按照在主板上的排列位置的不同，通常分為北橋芯片和南橋芯片。北橋芯片提供對CPU的類型和主頻、內存的類型和最大容量、

19、ISA/PCI/AGP插槽、ECC糾錯等支持。南橋芯片則提供對KBC（鍵盤控制器）、RTC（實時時鐘控制器）、USB（通用串行總線）、Ultra DMA/33(66)EIDE數據傳輸方式和ACPI（高級能源管理）等的支持。其中北橋芯片起著主導性的作用，也稱為主橋（Host Bridge）。除了最通用的南北橋結構外，目前芯片組正向更高級的加速集線架構發展，Intel的8xx系列芯片組就是這類芯片組的代表，它將一些子系統如IDE接口、音效、MODEM和USB直接接入主芯片，能夠提供比PCI總線寬一倍的帶寬，達到了266MB/s。24.用傳輸門和反向器搭一個邊沿觸發器25.畫狀態機，接受1，2，5分

20、錢的賣報機，每份報紙5分錢26.DSP和通用處理器在結構上有什么不同，請簡要畫出你熟悉的一種DSP結構圖 DSP能夠對實時的運算密集型引用提供有效的支持。GPP能夠有效支持這些非DSP類的控制信息密集型應用。 在體系結構上，功能單元的體現上，DSP要滿足快速實時的需求，除了具有GPP所有的ALU、累加器還設置了乘法單元和地址產生單元，同時設置哈佛結構即分離的程序數據總線。結構上都采用了多指令流出技術，DSP采用VLIW結構，GPP采用Superscalar,例如PowerPC74xx。對GPP性能衡量主要是時鐘頻率，由MIPS/MFLOPS/MOPS來表現。27.DSP（數字信號處理芯片）、C

21、PU（中央處理器）、MCU（微控制器 ）在結構、特點、功能以及用途上的區別？在設計原理上都是一樣的，應用上各具特點，所以結構功能有所不同。DSP為快速處理數字信號而設計，結構上數據，地址總線分開，數據的吞吐量更大。指令集的設計多考慮信號處理。不過現在，為提高微處理器MCU的性能，像ARM在設計上，總線也是分開的。CPU主要是完成指令的處理，外圍接口是獨立設計的，像存儲器，總線控制器是獨立的，沒有集成到CPU中。而MCU多應用在嵌入式平臺，外圍的接口是集成在一起的。一顆芯片就能完成。28.請寫出8，7的二進制補碼，和二進制偏置碼？所謂原碼就是二進制定點表示法，即最高位為符號位，“0”表示正，“1

22、”表示負，其余位表示數值的大小。 反碼表示法規定：正數的反碼與其原碼相同；負數的反碼是對其原碼逐位取反，但符號位除外。 8位二進制反碼的表示范圍：-127+127補碼表示法規定：正數的補碼與其原碼相同；負數的補碼是在其反碼的末位加1例如：+7原= 0 0000111 B +7反= 0 0000111 B +7補= 0 0000111 B-7原= 1 0000111 B -7反= 1 1111000 B -7補= 1 1111001 B四位偏移二進制碼的偏移量為1000（8H）。-8補=11000 -8偏置碼=0000（4位顯示）7補=0111 7偏置碼=111129.中斷的概念和中斷的流程中斷

23、是指計算機在執行程序的過程中，當出現異常情況或特殊請求時，計算機停止現行程序的運行，轉向對這些異常情況或特殊請求的處理，處理結束后再返回現行程序的間斷處，繼續執行原程序。中斷的處理過程為：關中斷（在此中斷處理完成前，不處理其它中斷）、保護現場、執行中斷服務程序、恢復現場、開中斷。30.名詞:SRAM,SSRAM,SDRAM SRAM是英文Static RAM的縮寫，它是一種具有靜止存取功能的內存，不需要刷新電路即能保存它內部存儲的數據。優點：速度快，不必配合內存刷新電路，可提高整體的工作效率。缺點：集成度低，功耗較大，相同的容量體積較大，而且價格較高，少量用于關鍵性系統以提高效率。SSRAM

24、Synchronous Static Random Access Memory 的縮寫，即同步靜態隨機存取存儲器。同步是指Memory工作需要步時鐘，內部的命令的發送與數據的傳輸都以它為基準；隨機是指數據不是線性依次存儲，而是由指定地址進行數據讀寫。對于SSRAM的所有訪問都在時鐘的上升/下降沿啟動。地址、數據輸入和其它控制信號均于時鐘信號相關。這一點與異步SRAM不同，異步SRAM的訪問獨立于時鐘，數據輸入和輸出都由地址的變化控制。 SDRAM Synchronous Dynamic Random Access Memory,同步動態隨機存取存儲器，同步是指Memory工作需要步時

25、鐘，內部的命令的發送與數據的傳輸都以它為基準；動態是指存儲陣列需要不斷的刷新來保證數據不丟失；隨機是指數據不是線性依次存儲，而是由指定地址進行數據讀寫。31.信號與系統:時域與頻域關系 32.模擬電子電路總結伏安特性曲線，二極管開啟電壓為0.7V/0.2V，環境溫度升高后，二極管正向特性曲線左移，方向特性曲線下移。晶體管工作在放大區的外部條件是發射結正向偏置且集電結反向偏置。共射特性曲線：輸入特性曲線和輸出特性曲線。Uce增大時，曲線右移。截止區、放大區、飽和區。結型場效應管UGS(off)和絕緣柵型場效應管UGS(th)。夾斷區、恒流區、可變電阻區。靜態工作點設置為保證：一、放大不失真 二、

26、能夠放大。兩種共射放大電路：直接耦合、阻容耦合。放大電路分析方法：直流通路求靜態工作點，交流通路求動態參數。截止失真，飽和失真。等效電路。Re直流負反饋。晶體管單管三種接法：共射、共基、共集。共射：既放大電流又放大電壓。輸入電阻居中，輸出電阻較大，頻帶窄。多用于低頻放大電路。共基：只放大電壓不放大電流。輸入電阻小，電壓放大和輸出電阻與共射相當。頻率特性最好。共集：只放大電流不放大電壓。輸入電阻最大，輸出電阻最小，具有電壓跟隨特性。用于放大電路的輸入級和輸出級。場效應管；基本共源放大電路、自給偏壓電路、分壓式偏置電路。多級電路耦合方式：直接耦合：良好的低頻特性，可放大變化緩慢的信號。阻容耦合：各

27、級電路靜態工作點獨立，電路分析、設計、調試簡單。有大電容的存在不利于集成化。變壓器耦合：靜態工作點獨立，不利于集成化，可實現阻抗變換，在功率放大中得到廣泛的應用。零點漂移和溫度漂移抑制溫漂的方法：引入直流負反饋、采用溫度補償，電路中二極管。差分放大電路。差分放大電路中共模抑制比。互補對稱輸出電路。集成運放電路的組成：輸入級：雙端輸入的差分放大電路，輸入電阻高，差模放大倍數大，抑制共模能力強，靜態電流小。中間級：采用共射（共源）放大電路，為提高放大倍數采用復合管放大電路，以恒流源做集電極負載。輸出級：輸出電壓線性范圍寬、輸出電阻小（帶負載能力強）非線性失真小。多互補對稱輸出電路。集成運放頻率補償

28、：一、滯后補償 1.簡單電容補償2.密勒效應補償 二、超前補償放大電路中反饋特性直流反饋、交流反饋；正反饋、負反饋。1.有無反饋的判斷，是否存在反饋通路。2.反饋極性的判斷：瞬時極性法（凈輸入電壓，凈輸入電流）四種反饋組態：電壓串聯負反饋、電流串聯負反饋、電壓并聯負反饋、電流并聯負反饋。電路中引入電壓負反饋還是電流負反饋取決于負載欲得到穩定的電壓還是穩定的電流。電路中引入串聯負反饋還是并聯負反饋取決于輸入信號源是恒壓源還是恒流源。負反饋電路分析方法：要將反饋網絡作為放大電路輸入端和輸出端等效負載。當考慮反饋網絡在輸入端的負載效應時，應輸出量作用為零。而考慮反饋網絡輸出端的負載效應時，應令輸入量

29、作用為零。對于電壓反饋，輸出端短路。電流反饋，回路斷開。負反饋對放大電路的影響：1.穩定放大倍數2.改變輸入輸出電阻3.展寬頻帶4.減小非線性失真。串聯負反饋增大輸入電阻，并聯負反饋減小輸入電阻；電壓負反饋減小輸出電阻，電流負反饋增大輸出電阻。引入負反饋一般原則：一、 穩定靜態工作點，引入直流負反饋；為改善放大電路動態性能，應引入交流負反饋。二、 根據信號源的性質決定引入串聯負反饋或者并聯負反饋。信號源為內阻較小電壓源，為增大輸入電阻，減小內阻上壓降，應引入串聯負反饋。信號源為內阻較大的電流源，為減小放大電路的輸入電阻，使電路獲得更大的輸入電流，應引入并聯負反饋。三、 根據負載對放大電路輸出量

30、的要求，負載需要穩定的電壓信號時，引入電壓負反饋。需要穩定的電流信號時，引入電流負反饋。四、 需要進行信號變換時，將電流信號轉換為電壓信號，引入電壓并聯負反饋。將電壓信號轉換為電流信號時，引入電流串聯負反饋。負反饋放大電路自激振蕩消除方法：一、滯后補償 1.簡單電容補償2.RC滯后補償3.密勒效應補償 二、超前補償。基本運算電路反相比例電路運算電路、T型反相比例運算電路、同相比例運算電路（電壓跟隨器）。積分運算電路和微分運算電路 P324-325正弦波振蕩條件 品質因數Q值越大，選頻效果越好。在正弦波振蕩電路中，反饋信號能夠取代輸入信號，電路引入正反饋。二要有外加選頻網絡，用以確定振蕩頻率。因

31、此四個部分組成：放大電路、選頻網絡、正反饋網絡、穩幅環節。電壓比較器對輸入信號進行鑒幅與比較的電路。在電壓比較器中，集成運放不是處于開環狀態就是只引入了正反饋。單限比較器，滯回比較器，窗口比較器33.串行通信與并行通信異同，特點，比較。從原理來看，并行傳輸方式其實優于串行傳輸方式。ISA總線，數據總線為8位，工作頻率為8.33MHz；286時代，ISA的位寬提高到了16位，為了保持與8位的ISA兼容，工作頻率仍為8.33MHz；PCI總線標準成為Pentium時代PC總線的王者，PCI位寬32。由于并行傳送方式的前提是用同一時序傳播信號，用同一時序接收信號，而過分提升時鐘頻率將難以讓數據傳送的

32、時序與時鐘合拍，布線長度稍有差異，數據就會以與時鐘不同的時序送達，另外，提升時鐘頻率還容易引起信號線間的相互干擾，導致傳輸錯誤。因此，并行方式難以實現高速化。串行傳輸雖然只有1位，但數據傳輸速度卻比并行口要高。串行傳輸摒棄了單端信號傳輸，采用差分信號（differential signal）傳輸技術，有效地克服了因天線效應對信號傳輸線路形成的干擾，以及傳輸線路之間的串擾。USB5m目前的SATA 1.0標準，數據傳輸率為150MBps。未來的SATA 2.0/3.0可提升到300MBps以至600MBps。34.RS232c高電平脈沖對應的TTL邏輯是負。TTL電平標準邏輯1電平為5V，邏輯0

33、電平為0V；電腦所使用的RS232c它的邏輯電平1為-3-12V，邏輯電平0為+3V+12V。35.放大電路的頻率補償的目的是什么，有哪些方法？在放大電路中，由于電抗元件（電容、電感線圈）及晶體管極間電容的存在，當輸入信號信號頻率過高或過低時，不但放大倍數數值會變小，而且產生超前或滯后的相移。頻率補償主要目的防止自激振蕩，使電路穩定。也稱相位補償或相位校正法。具體方法：一、滯后補償 1.簡單電容補償2.密勒效應補償 二、超前補償。36.什么是耐奎斯特定律，怎么由模擬信號轉為數字信號？37.數字電子電路總結邏輯代數三個重要的規則：代入規則、反演規則、對偶規則。后兩者的主要區別在于對偶不做任何取反的操作。晶體三極管的開關特性工作在什么區？工作在截止區和飽和區。此過程包括了4個時間參