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文檔簡介

1、實驗四 四位二進制同步計數器一、 目的:1. 能了解四位元二進制同步計數器的設計原理及其特性。2. 能設計一個四位元二進制同步計數器。3. 能自行以CPLD數位發展實驗系統驗證所設計電路的正確性。二、電路圖：三、實驗器配置圖：四、實驗步驟與畫面：1建立一個名為count16.vhd的新文件，并在Quartus文字編輯器中,以VHDL語言來設計程式，圖為四位二進制計數器的代碼。其中clk為時鐘端口，為異步清零端，為計數輸出端口，為進位輸出端口。2.存儲、檢查及編譯。3創建元件符號。.創建波形文件，設定合適的端口信號，仿真元件的波形。觀察波形圖可以看出當芯片可以實現進制計數功能。五、相關說明： 1

2、.同步計數器的意義是將所有正反器的時脈連接在一起，當時脈進來時，所有的正反器同時被觸發而動作，因此傳遞延遲時間就可以大為縮短，計數的速度就會增快。 2.我們可以利用MAX+plus的Timing Analyzer來比較同步計數器與非同步計數器(單元十)的傳遞延遲狀況，圖U12-3(a)與圖U12-3(b)為分析所得結果，從圖中可以發現，同步計數器從時脈輸入到各級的輸出，其傳遞延遲時間皆相同，而非同步計數器則越到后級傳遞延遲時間越長。3.圖U12-2的程式設計方法，也可以改用D型正反器來設計，如圖U12-4所示，您可以發現此種設計同步計數器的方法較簡潔。4.若要將圖U12-4改成下數計數器，只要

3、將敘述ff.d=ff.q+1；改成ff.d=ff.q-l；即可。5.圖U12-5為四位元含致能及清除的模10上下數計數器，其中的設計重點為： (1)為了能在高頻計數電路應用，本電路的清除方式采同步清除式設計，并不利用正反器本身的elrn腳，而是當clr腳輸入為鬲態時，令所有正反器的D輸入腳為o，達到清除的目的。 (2)程式中使用了巢狀的IF THEN敘述，須注意每一層的IF THEN、 ELSIF、ELSE及END IF的對應，不要弄亂了，否則會很麻煩。6.圖U12-5的程式，可以建成一個符號檔(如圖U12-6)，以供以后設計多位數的計數器時使用。六、自我練習 問題1：請將圖U12-4改成下數計數器，并利用CPLD實驗系統驗證結 果是否正確。 問

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